E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
Verilog线性插值
Verilog
语言交通灯课程设计
一、设计思路1）设计一个十字路口交通灯控制器。交通灯处于东西大街和南北大街，如图2-1所示用寄存器模拟十字路口交通信号控制情况。当东西方向为绿灯时，南北方向为红灯，二南北方向为绿灯时，东西方向为红灯。东西向通行时间为11s，南北向通行时间为11s。图2-1路口示意图diagrammaticsketch2）东西、南北方向黄灯都亮3s。3）用高低电平分别表示灯灭灯亮，用计数器实现状态跳转。二、设计原理
戴回回
·
2024-01-01 02:41
fpga开发
Verilog
设计交通灯
1、控制器由状态机编写moduletraffic_light(clk,rst_n,count,ew,sn);inputclk,rst_n;input[5:0]count;//countinputoutput[2:0]ew,sn;//lightreg[2:0]ew,sn;reg[1:0]pre_state,next_state;parameterS0=2'b00,S1=2'b01,S2=2'b10,
爱哭不秃头
·
2024-01-01 02:10
数字电路设计
Verilog
HDL
verilog
Verilog
设计实例（二）：交通信号灯设计实例
前言本文为
Verilog
实例开发的第二弹，缺少
Verilog
代码练手或者有些生疏的可以在这里参考一些设计实例进行练习。
__Retr0
·
2024-01-01 02:09
fpga开发
9—基于FPGA(ZYNQ-Z2)的多功能小车—拓展功能—OpenMV的色块识别
目录1.色块识别设计思路2.OpenMV代码3.Arduino代码4.
Verilog
代码1.色块识别设计思路对于色块识别功能，我想让OpenMV检测色块，在数码管上显示。
贡橙小白鼠
·
2024-01-01 02:38
fpga开发
4—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—电机驱动模块
我使用的FPGA是Xilinx的PYNQ-7020（ZYNQ-Z2），在Vivado2018.3平台使用
Verilog
进行编程。
贡橙小白鼠
·
2024-01-01 02:08
fpga开发
Verilog
设计倒计时秒表
目录一.设计要求二.模块总和三.模块设计1.顶层模块2.分频模块3.计数模块4.倒计时模块5.数码显示模块6.管脚约束代码四.引脚分配五.演示视频一、设计要求①.用基于NEXY4DDR开发板自带的时钟驱动电路，要求计时精确；②.用开发板上的低7个开关（sw6-sw0），输入倒计时的初始秒数（最大99）；③.用2个数码管以十进制显示当前的倒计时秒值；④.用最高的开关（若开发板开关不够，可以用按键代替
夏澄啊
·
2024-01-01 02:37
fpga开发
学习笔记1：
verilog
VGA控制器
大家可以根据B站小梅哥进行学习分辨率为640*480根据行场同步信号需要的各个时间节点。以行扫描进行分析：（场扫描同理）SyncPulse对应HSyncTime时间节点96，即代码中的HS_EndBackPorch对应HBackPorch时间节点40LeftBorder对应HLeftBorder时间节点8此时行数据开始信号即代码中的Hdat_Begin=96+40+8=144即上面序号1.2.3时
夏澄啊
·
2024-01-01 02:37
学习
fpga开发
学习及反思2：
verilog
达芬奇VGA彩条显示实验
使用到的：正点原子达芬奇开发板，800*480正点原子液晶屏模块，b站小梅哥视频通过B站小梅哥TFT学习视频，进行部分理解修改使用正点原子显示。反思：正点原子使用的代码中是采用DE模式，DE模式中DE为1，将行场同步信号赋予1。而小梅哥是将行场脉冲信号赋予给行场同步信号即VGA_HSVGA_VS。经过理解，小梅哥代码中的VGA_BLK信号就是DE信号，当像素进行看的见的有效区域（800*480）中
夏澄啊
·
2024-01-01 02:37
学习
Verilog
跑马灯 nexy4ddr
基于小梅哥b站FPGA视频要求：八个Led灯每隔0.05s循环闪烁
verilog
设计：moduleled_run(inputclk,//时钟100MHZ1/100000000=10nsinputrst_n
夏澄啊
·
2024-01-01 02:07
fpga开发
verilog
设计步进电机
要求：用100MHZ系统时钟设计四相单双八拍步进电机设计代码：//四相单双八拍步进电机moduleStepMotorPorts(inputClk,inputRst_n,inputTurn,//Turn==1为正向转动Turn==0为反向转动outputreg[3:0]StepDrive);//实现250hz的计数reg[18:0]cnt;//为步进电机提供250hz的频率系统时钟100Mhz计数值
夏澄啊
·
2024-01-01 02:07
新手学习
fpga开发
Verilog
设计数字时钟
目录一、设计要求二、模块总和三、模块设计1.顶层模块2.秒分频模块3.秒计数模块4.分钟分频模块5.分钟计数模块6.小时分频模块7.小时计数模块8.数据分配数码管模块9.数码管显示模块10.管脚约束代码四、引脚分配一、设计要求1.利用NEXYS4DDR开发板设计一款数字时钟，能够正确显示时、分、秒；2.数字时钟为24小时进制；二、模块总和三、模块设计1.顶层模块moduledigital_cloc
夏澄啊
·
2024-01-01 02:07
项目设计
fpga开发
学习
经验分享
开发语言
FPGA——基于
Verilog
HDL语言的交通信号灯控制系统
1、系统设计要求该交通灯控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通，因此，设计要求如下。1、平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿过主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。2、主干道每次通行的时间不得短于1min，支路每次通行的时间不得长于20s，而这两个状态交换过程中出现“主干
陈曦子。
·
2024-01-01 02:37
fpga开发
Verilog
实现交通灯及仿真
要求实现一个简单功能十字路口交通灯功能描述如下：S1状态25s，S2状态5s，S3状态25秒，S4状态5秒一、源代码状态机moduletraffic2(inputclk,inputrst_n,outputreg[2:0]light1,//[green,red,yellow]outputreg[2:0]light2,//[green,red,yellow]output[5:0]count);reg[
bgskip
·
2024-01-01 02:36
一位数字ICer的成长之路
fpga开发
verilog
什么是VHDL？一文带你了解VHDL语言
基于FPGA的SOC在嵌入式系统应用越来越广了，比较流行的硬件描述语言有两种
Verilog
HDL/VHDL，均为IEEE标准。VHDL如果有C语言基础的话就会比较容易上手。
IC修真院
·
2024-01-01 02:36
fpga开发
数字电路之
Verilog
红绿灯设计
数字电路之
Verilog
红绿灯设计一、题目要求二、分析题目三、开始设计四、结果分析五、最后的话写在前面：以下仿真实验设计应用的是XilinxVivado。
No_Lies
·
2024-01-01 02:05
数字电路
Verilog
程序人生
经验分享
其他
verilog
代码实现模拟交通灯
verilog
代码实现模拟交通灯题目要求如下模拟交通灯输入信号：时钟信号clk输出信号：东西向红黄绿灯信号r1、y1、g1以及南北向红黄绿灯信号r2、y2、g2设计要求：1、输出高电平表示相应灯点亮，低电平表示相应灯熄灭
半岛Hantou
·
2024-01-01 02:35
硬件工程
【FPGA】
Verilog
：BCD 加法器的实现 | BCD 运算 | Single-level 16 bit 超前进位加法器 | 2-level 16-bit 超前进位加法器
0x00BCD运算在BCD中，使用4位值作为操作数，但由于只表示0到9的数字，因此只使用0000到1001的二进制数，而不使用1010到1111的二进制数（don'tcare）。因此，不能使用常规的2'complement运算来计算，需要额外的处理：如果4位二进制数的运算结果在1010到1111的范围内，需要将6(即0110)，添加到运算结果中。BCD运算例子0x01BCD加法器的实现
柠檬叶子C
·
2024-01-01 02:34
FPGA基础入门实践
verilog
BCD加法器
5—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—蓝牙串口
目录1.蓝牙模块介绍2.UART介绍3.
Verilog
代码：3.1Uart_RX模块：3.2分频模块：3.3Uart驱动模块3.4Uart控制模块4.总览1.蓝牙模块介绍我使用的是JDY-31蓝牙模块，
贡橙小白鼠
·
2024-01-01 02:33
fpga开发
Verilog
设计交通信号灯
目录一、设计要求二、模块总和三、模块设计1.顶层模块2.分频模块3.计数模块4.状态机模块5.倒计时模块6.数码显示模块7.约束代码四、引脚分配五、板上测试总结一、设计要求1.利用NEXYS4DDR开发板设计一款交通灯控制系统，能够显示红、黄、绿灯；2.交通灯控制系统具有秒表倒计时功能；3.我通过修改led六个分别表示主干道红绿黄和支干道红绿黄4.信号灯设计时间主干道绿灯，支干道红灯30s主干道红
夏澄啊
·
2024-01-01 02:32
项目设计
开发语言
fpga开发
学习
课程设计
经验分享
西北工业大学计算机组成原理实验报告——
verilog
后两次
实验要求：掌握CPU流水线执行指令的过程和原理;对CPU流水线的各种冒险问题和解决方法有深入的了解;学习使用
Verilog
HDL语言实现流水线处理器，并进行调试，使其通过
xjsc01
·
2023-12-31 20:10
计算机组成原理实验
fpga开发
西北工业大学计算机组成原理实验报告——
verilog
前两次
实验目标掌握单周期CPU执行指令的流程和原理；学习使用
verilog
HDL语言实现单周期CPU,并通过功能仿真；提高设计实现较复杂硬件系统的能力；激发对硬件设计的兴趣。
xjsc01
·
2023-12-31 20:35
fpga开发
64点FFT处理器（含
verilog
源码）（上）
欢迎大家关注我的微信公众号：原文链接：64点FFT处理器（上）前言 截止2022年2月15日，中国科学院大学《高等数字集成电路分析及设计》课程终于完结，所以我计划分享几个自己完成的实践作业，供大家交流学习。设计收获对FFT/IFF算法有了清晰的理解因为本设计为结课大作业，所以我进行了比较详细的文档介绍，并在源码中增加了自动化测试脚本，方便读者快速复现。64点FFT处理器设计报告正文一、设计内容
夕文x
·
2023-12-31 20:31
硬件开发
fpga开发
fft
芯片
UVM中factory机制的本质
factory机制本质是对System
Verilog
中new函数的重载，其带来了如下好处：提供新的创建实例的方法：根据类名创建这个类的一个实例。
夕文x
·
2023-12-31 20:31
硬件开发
芯片
fpga开发
verilog
硬件工程
学习
快速乘法器的设计（含
verilog
源码）
设计收获对booth编码，wallace树，超前进位加法器原理有了充分的认识体会到了设计的巧妙性——booth编码后对进位值的处理学会了用
verilog
编写支持随机对比测试的testbench快速乘法器设计题目
夕文x
·
2023-12-31 20:01
硬件开发
fpga开发
ASM-HEMT射频建模
注意：第一个模型发布的
Verilog
-A代码和手册（版本号为101.0.0）可在以下网站上获得：http://iitk.ac.
幻象空间的十三楼
·
2023-12-31 15:17
IC-CAP器件建模
IC-CAP软件学习
器件建模
【FPGA/
verilog
-入门学习14】vivado FPGA按键消抖
//led流水1s//1，按键触发变化，上升沿or下降沿，都清除计数//2，当20ms计数到来时，加载一次按键状态，如果中途有按键变化，清除计数`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,input[7:0]key,outputreg[7:0]led);`defineSIMULATION`ifdefSIMULATIONpar
王者时代
·
2023-12-31 12:30
verilog
&FPGA
fpga开发
【FPGA/
verilog
-入门学习13】
verilog
1s流水灯实验
//led1S实验//使用分屏实验1s计数`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,input[7:0]key,outputreg[7:0]led);`defineCNT_1S_DEBUG`ifndefCNT_1S_DEBUGparameterCNT_1S_MAX=1_000_000_000/20-1;`else/*CNT
王者时代
·
2023-12-31 12:59
verilog
&FPGA
fpga开发
「
Verilog
学习笔记」序列检测器（Moore型）
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduledet_moore(inputclk,inputrst_n,inputdin
KS〔学IC版〕
·
2023-12-31 07:38
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」十六进制计数器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecounter_16(inputclk,inputrst_n,outputreg
KS〔学IC版〕
·
2023-12-31 07:08
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」 脉冲同步器（快到慢）
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale100ps/100psmodulepulse_detect(inputclka,inputclkb
KS〔学IC版〕
·
2023-12-31 07:34
Verilog学习笔记
学习
笔记
Verilog
利用fpga(
verilog
)实现SPI-flash芯片全擦除实验
最近在学习spi协议，看了看野火的视频，感觉野火的代码是一坨大便，寄存器太多了，看的眼花缭乱。跟着野火的波形图做了一遍，仿真正确但是上板没成功。看了看师兄的代码，然后自己又换了一种方法实现全擦除。最后上板成功，各位大佬有更好的见解可以和我交流，代码如下：//-----------------------------------------------------------------------
守雲开见月明
·
2023-12-31 04:58
fpga开发
利用FPGA（
verilog
）实现SPI-FLASH芯片扇区擦除
一.M25P16flash芯片介绍本设计使用了M25P16flash芯片，它拥有16Mbit的空间。M25P16flash芯片有32个扇区，每个扇区有256页，每页有256个位空间。32*256*256=2097152=16M。因此它的地址有24位。它的各扇区地址如下表。二.扇区擦除原理扇区擦除（SE）指令可以按照扇区擦除Flash。和块擦除不同的是，扇区擦除是要指定扇区地址，扇区擦除前也需要发送
守雲开见月明
·
2023-12-31 04:58
fpga开发
22 UVM Callbacks
请参阅System
Verilog
callback-VLSIVerify以更好地理解。UVM中的phasing机制就是回调的一个简单示例。
小邦是名小ICer
·
2023-12-31 01:09
UVM
vlsiverify_uvm
拉格朗日插值法(
线性插值
)
1.
线性插值
：给定函数上的两个点，比如：,假设两个交点为，而该直线就是来进行差值拟合的，我们可以得出：，k,b均为未知数，写出其系数矩阵，这种方法不常使用，主要用于证明插值函数的存在性和唯一性，而不用构造插值函数
随机森林不是森林
·
2023-12-30 17:20
算法
人工智能
Verilog
inout 端口使用和仿真
inout端口是
Verilog
中一种特殊的端口类型，它可以实现双向的数据传输，既可以作为输入，也可以作为输出。inout端口通常用于实现管脚复用、三态缓冲器、总线驱动等功能。
飞多学堂
·
2023-12-30 16:33
FPGA
fpga开发
vivado-vscode 新手使用说明 -
verilog
vscode常用插件下图所示为常用插件，可根据需要安装vscode生成例化/testbench文件安装插件
verilog
-testbe
swang_shan
·
2023-12-30 16:48
Vivado
vscode
fpga开发
ide
Verilog
HDL 初步学习
Verilog
HDL初步学习程序模块结构1.模块端口定义2.模块内容i/o说明，信号类型说明，功能描述模块端口定义用来声明设计电路模块输入输出端口module模块名（端口1，端口2.，。。。）
为暗香来
·
2023-12-30 10:52
开源
verilog
模拟 i
verilog
verilator +gtkwave仿真及一点区别
开源的i
verilog
verilator和商业软件动不动几G几十G相比，体积小的几乎可以忽略不计。两个都比较好用，各有优势。i
verilog
兼容性好。verilator速度快。
yvee
·
2023-12-30 01:58
fpga开发
【路科V0】system
Verilog
基础5——数组声明与数组操作
数组声明非组合型（unpacked）特点：消耗更多的存储空间，但是更易于查找元素对于
Verilog
，数组经常会被用来做数据存储，例如reg[15:0]RAM[0:4095];//存储数组SV将
Verilog
桐桐花
·
2023-12-29 21:10
数字验证
数字验证
systemVerilog
几种常见的插值方法
常见的插值方法有如下几种：
线性插值
：使用两个相邻数据点之间的直线来进行插值。
线性插值
简单直观
写进メ诗的结尾。
·
2023-12-29 18:44
机器学习
人工智能
算法
python
深度学习
Verilog
中`define、parameter、localparam三者的区别及举例
1、概述define：作用->常用于定义常量可以跨模块、跨文件;范围->整个工程;parameter：作用->常用于模块间参数传递;范围->本module内有效的定义;localparam作用->常用于状态机的参数定义;范围->本module内有效的定义，不可用于参数传递2、应用举例(1)define概念：可以跨模块的定义，写在模块名称上面，在整个设计工程都有效。一旦define指令被编译，其在整
小生不是书呆子
·
2023-12-29 01:34
FPGA
fpga/cpld
经验分享
其他
FPGA - 231227 - 5CSEMA5F31C6 - 电子万年历
TAG-FPGA、5CSEMA5F31C6、电子万年历、
Verilog
FPGA、5CSEMA5F31C6、电子万年历、
Verilog
FPGA、5CSEMA5F31C6、电子万年历、
Verilog
顶层模块
乐意奥AI
·
2023-12-29 01:58
FPGA
fpga
verilog
rs232串口模块
前面发了个发送模块，这次补齐，完整。串口计数器，波特率适配uart_clk.vmoduleuart_clk(inputwireclk,inputwirerst_n,inputwiretx_clk_en,inputwirerx_clk_en,inputwire[1:0]baud_sel,outputwiretx_clk,outputwirerx_clk);localparamOSC=50_000_0
yvee
·
2023-12-29 00:08
fpga开发
FPGA-
Verilog
仿真可视化
DigitalJS是一个基于JavaScript实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如Yosys）合成的电路。由弗罗茨瓦夫大学的MarekMaterzok开发，源文件托管于Github上。DigitalJS的开源网址如下：https://github.com/tilk/digitaljs下面这个网址：http://digitaljs.tilk.eu/，提供了一个DigitalJS的在
ltqshs
·
2023-12-28 19:44
FPGA
fpga开发
Verilog
置换处理脚本
文章目录一、介绍二、脚本一、介绍在
Verilog
中的置换处理，为将一个数据的数据位按照某种规则进行重新排列。
暴风雨中的白杨
·
2023-12-27 23:58
脚本工具
python
verilog
Verilog
系统任务$random
一、系统任务$random$random是
Verilog
提供的一个随机数生成系统任务，调用该任务后，将会返回一个32bit的integer类型的有符号的值。
暴风雨中的白杨
·
2023-12-27 23:58
FPGA
FPGA
Verilog
数字逻辑实验之BCD码转余三码
【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和
Verilog
编程语言；掌握BCD码转余三码电路的设计与实现。【实验环境】FPGA虚拟仿真平台。
飞扬2024
·
2023-12-27 23:44
数字逻辑
fpga开发
算法
经验分享
逻辑回归
数字逻辑实验之利用D触发器，设计并实现三位扭环计数器
【实验要求】：采用Moore（摩尔型）电路，利用D触发器，设计并实现三位扭环计数器并用
Verilog
编程语言写出其代码。
飞扬2024
·
2023-12-27 23:13
数字逻辑
fpga开发
算法
经验分享
数字逻辑实验之一位全加器的设计与实现
【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和
Verilog
编程语言，掌握1位半加器电路的设计与实现。
飞扬2024
·
2023-12-27 23:13
数字逻辑
算法
经验分享
「
Verilog
学习笔记」超前进位加法器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网超前进位加法器的实质是：对于输出的每一位Si其实都可以用Si=Ai^Bi^Cin来表示我们需要做的只是判断加法结果的最高位该取几例如本题中输入的两个数
KS〔学IC版〕
·
2023-12-27 18:59
Verilog学习笔记
学习
笔记
fpga开发
Verilog
上一页
7
8
9
10
11
12
13
14
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他