ZYNQ系列学习

zedboard(5)spi轮询和中断

一个SPI可以有几个从设备在zynq开发和外部ad相连时，经常需要spi进行寄存器配置，连线一定要注意，MOSI和MISO信号为SDI和SDO。
火眼金睛实现统一美·2023-08-08 16:50

Zynq程序固化到FLASH和SD卡(Zedboard)

本次参考为Zedborad开发板前言：固化的方式不是固定的，每个人习惯的操作不一定，成功之后就会有经验了。这里只是一些个人的实际参考。Flash原理图：根据Flash原理图，管脚配置如下：SD卡原理图：根据SD卡原理图，管脚配置如下：本次要固化的程序作用是打印串口和点亮PL端的8个led灯和MIO7脚的led灯，SDK工程目录如下：详细配置流程：第一步：1.Rightclickonhello_wo
火眼金睛实现统一美·2023-08-08 16:20

FPGA纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持

路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq
9527华安·2023-08-08 14:43

Spring系列学习之Spring Web Flow

英文原文：https://projects.spring.io/spring-webflow/目录快速开始?版本示例SpringWebFlow构建于SpringMVC之上，允许实现Web应用程序的“流程”。流程封装了一系列步骤，指导用户执行某些业务任务。它跨越多个HTTP请求，具有状态，处理事务数据，可重用，并且可能是动态的，并且本质上是长期运行的。SpringWebFlow的最佳位置是具有受控导
web15285868498·2023-08-08 11:00

Micron（美光）内存颗粒的命名规则，7lk17d9PTK,MT29F2G08ABAEA（矿机自带）

三四十买了一个矿机主板，ddr3的芯片和flash的型号认不全，找了一些资料，如下1.DDR3芯片的识别ZYNQ7000系列ddr最多支持1G，这两个拼一起就是500M一半的样子我们随便找一个Micron
伪NChris·2023-08-06 18:53

FPGA----UltraScale+系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）附带AXI4协议校验IP使用方法

1、之前写过一篇关于ZYNQ系列通用的PS侧与PL侧通过AXI-HP通道的文档，下面是链接。
发光的沙子·2023-08-06 13:13

ABP微服务系列学习-搭建自己的微服务结构（二）

在解决方案根目录添加common.props，这个文件的作用是可以配置项目文件全局的一些属性，如忽略警告，全局PackageReference，语言版本等。latest1.0.0$(NoWarn);CS1591ms$(NoWarn);0436Allruntime;build;native;contentfiles;analyzers搭建服务#这里我们用ABPCli来创建module模板，为什么用m
小满只想睡觉·2023-08-04 19:19

vivado sdk debug生成参数曲线_Vivado之ILA详解

关注、星标公众号，直达精彩内容来源：ZYNQ整理：watchmanILA简介集成逻辑分析仪(IntegratedLogicAnalyzer：ILA)功能允许用户在FPGA设备上执行系统内调试后实现的设计
IT巫师·2023-08-04 16:48

ZYNQ ad9226 块设备读取数据

一，vivado硬件环境搭建：1，修改CPU的时钟配置，将FCLK_CLK2修改为65MHz，并将时钟引出两路，提供给两个AD9226芯片时钟使用：2，连接好其余信号，保存，点开AddressEditor，查看地址配置，如果有些模块没有配置地址，点击AutoAssignAddress。然后GenerateOutputProducts和CreateHDLWrapper，在XDC中绑定AD9226引脚
寒听雪落·2023-08-04 16:18

ILA(集成逻辑分析器)的使用

本文内容学习自正点原子ZYNQ领航者FPGA视频-P71.ILA介绍ILA(IntegratedLogicAnalyzer)集成逻辑分析器:即Vivado的在线逻辑分析仪，其借用了传统逻辑分析仪的理念以及大部分的功能
矮个史蒂芬·2023-08-04 16:43

ZYNQ在Petalinux系统下双网口同网段的实现

ZYNQ在Petalinux系统下双网口同网段的实现1.开发环境采用了赛灵思zynqxc7z100芯片，外部挂载了两个网口phy芯片（marvell88e1510），且两个网口phy芯片公用MDIO管脚
sharky沙克扬·2023-08-04 13:42

图像在计算机中通过什么方式表示_数字图像处理小记

【删除线中间的东西可选择性不看】参考：CSDN，百度，本科课程资料下面这篇我参考的CSDN帖子会讲解的更加详细（各类细枝末节、公式推导）图像处理系列学习笔记_ShaneHolmes-CSDN博客blog.csdn.net
weixin_39694016·2023-08-03 19:11

【ZYNQ】从入门到秃头08 FPGA片内异步FIFO读写测试实验

文章目录实验原理硬件设计添加FIFOIP核FIFO的端口定义与时序添加PLLIP核添加ILAIP核FIFO测试程序编写Verilogtestbeach结果分析代码分析仿真分析板上验证FIFO是FPGA应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。本章主要介绍利用XILINX提供的FIFOIP进行读写测
“逛丢一只鞋”·2023-08-03 07:57

利用PCItree工具完成上位机与FPGA的通信测试

近期在zynq7100芯片上调试PCIe，用到了xdma核，工程设计是将上位机BAR0空间的命令通过xdma核的AXI-Lite接口传输到PS端的Slave接口，然后在PS端解析控制命令。
pang_bo·2023-08-03 06:08

Xilinx 7series XADC使用

在Xilinx系列的FPGA中，Artix-7，Kintex-7，Virtex-7，包括ZYNQ7000，都包含一个内置的XADC，我们可以通过这个内置的XADC，来进行一些精度不高的电压采集。
伯纳乌的至尊玉·2023-08-02 14:02

Zynq PS无法读取SD卡（TF卡）异常分析及如何读写SD卡

最近我正在进行一个Zynq项目，我使用了XilinxSDK自带的系统库函数来读取SD卡中的配置信息。然而，一直读取异常。
王小波门下走狗·2023-08-01 21:51

Zynq 多个UDP客户端组网启动问题（Auto negotiation error）PS：附UDP客户端初始化代码

最近正在进行一个Zynq项目，根据设计需求，需要将上位机作为UDP服务器，而FPGA则充当UDP客户端。同时，服务器需要能够接收和控制多个UDP客户端。
王小波门下走狗·2023-08-01 21:51

苍穹外卖项目解读(二) 管理端JWT令牌、AOP注解开发、分页

前言HM新出springboot入门项目《苍穹外卖》，笔者打算写一个系列学习笔记，“苍穹外卖项目解读”，内容主要从HM课程，自己实践，以及踩坑填坑出发，以技术，经验为主，记录学习，也希望能给在学想学的小伙伴一个参考
BiuPsYao·2023-08-01 20:22

苍穹外卖项目解读(一) 完整代码本地部署运行

前言HM新出springboot入门项目《苍穹外卖》，笔者打算写一个系列学习笔记，“苍穹外卖项目解读”，内容主要从HM课程，自己实践，以及踩坑填坑出发，以技术，经验为主，记录学习，也希望能给在学想学的小伙伴一个参考
BiuPsYao·2023-08-01 20:52

苍穹外卖项目解读(三) redis、cache缓存解读

前言HM新出springboot入门项目《苍穹外卖》，笔者打算写一个系列学习笔记，“苍穹外卖项目解读”，内容主要从HM课程，自己实践，以及踩坑填坑出发，以技术，经验为主，记录学习，也希望能给在学想学的小伙伴一个参考
BiuPsYao·2023-08-01 20:19

Zynq-Linux移植学习笔记之14-RapidIO驱动开发

在对zynq进行linux驱动开发时，除了需要针对zynq内ARM自带的控制器适配驱动外，还需要对zynqPL部分的IP核进行驱动开发。
kunkliu·2023-07-31 04:59

ZYNQ ZCU106踩坑实记（一）

系统：WIN10VIVADO版本：2018.3采坑范围：软件安装——拿到板子——点亮第一颗LED拿到板子前的软件安装第一次安装的vivado为2017的某个版本，发现其不支持zcu106型号的板子，在经过查询资料后发现可以通过下载官网的文件导入vivado来支持zcu106，由于太懒，直接卸了下载2018.3版本，支持zcu106，更新的版本应该也支持该型号。在拿到板子之后，出现了两个问题，一是没
_Hhan_·2023-07-31 00:03

搭建ZYNQ内核

姓名：刘保阔学号：19021210887【嵌牛导读】赛灵思公司（Xilinx）推出的行业第一个可扩展处理平台Zynq系列。
RossFreeman·2023-07-30 10:59

Zynq-Linux移植学习笔记之62- PL挂载复旦微flash

1、背景介绍现在为了全国产化需要，之前所有的进口flash全部要换成国产flash2、复旦微flash型号其中EFM25QU256和EFM25QL256对标winbond的w25q256norflash3、FPGA设置复旦微flash只支持单线模式，当使用PL侧的IP核访问时，需要设置模式为standard4、内核修改内核中修改m25p80.c，设置兼容的flash型号同时复旦微flash推荐使用
Felven·2023-07-30 10:59

AXI接口协议详解-AXI总线、接口、协议

cloud.tencent.com/developer/article/1695010AXI接口协议详解-AXI总线、接口、协议AXI总线上面介绍了AMBA总线中的两种，下面看下我们的主角—AXI，在ZYNQ
庐州拎壶冲·2023-07-29 07:43

【YOLO】yolov5+TensorRT推理

YOLO系列学习上一章【YOLO】添加注意力机制（SE、CBAM、ECA、CA）文章目录YOLO系列学习前言一、TensorRT工具包安装1.1查看本机系统版本、cuda、cudnn版本1.2下载TensorRT
IDONTCARE8·2023-07-28 17:49

ZYNQ7000搭建嵌入式Linux操作系统---基础篇

ZYNQ7000搭建Linux操作系统ZYNQ7000搭建嵌入式Linux操作系统一、VIVADO工程的建立二、VIVADO工程设置三、在虚拟机环境下生成内核镜像uImage和uboot.elf在Linux
ProtectPigeons·2023-07-26 18:20

ZYNQ进阶之路1--PL流水灯设计

对ZYNQ的学习的渴望由来已久，前不久买了一个基于xc7z010的开发板，现在将自己的学习的进阶之路记录在此，希望能给想要入门的ZYNQ学习者一点帮助，本人也刚开始学习，能力有限，其中若有不足之处希望大家多多交流
鹏哥DIY·2023-07-26 18:14

MongoDB聚合操作

limit/$skip/$sort2.3$group分组查询2.4$unwind展开数组2.5$lookup左外连接2.6$bucket存储桶三、MapReduce提示：以下是本篇文章正文内容，MongoDB系列学习将会持续更新一
一只咸鱼。。·2023-07-26 12:24

Python系列学习第一章-基本程序设计

hello，各位大家好，我是Token_w，下面是我近期主攻方向，给大家更新讲解学习python沉淀下来，开始更新从最基础的学习python，从入门到精通，并且中间不断穿插各种实战案例python是一个很好的工具性质的语言，简单易学，希望对大家有所帮助整理不易，希望大家多多点赞评论收藏支持！！！目录1、Python语言的特点2、程序设计语言2.1、程序设计语言概述2.2、编译和解释2.3、计算机编
Token_w·2023-07-26 12:43

Python系列学习第二章-Python语言基本语法元素

hello，这里是Token_w的文章，主要讲解python的基础学习，希望对大家有所帮助整理不易，感觉还不错的可以点赞收藏评论支持，感谢！Python程序说它可以倒背如流，人类的你要不要默写一下保留字来试试？目录知识点知识导图1、程序的格式框架1.1缩进1.2注释2、语法元素的名称2.1变量2.2命名2.3保留字3、数据类型3.1数据类型概述3.2数字类型3.3字符串4、程序的语句元素4.1表达
Token_w·2023-07-26 12:43

Python(基于Pyusb)与C#(基于LibUsbDotNet)USB通信速度对比

1、实验背景项目需求：下位机ZYNQ，需设计上位机与其通信，通信协议USB2.0。ZYNQ端固定Buffer长度为16k，即上位机向ZYNQ发送任意数据，ZYNQ每次反馈16k长度buffer。
鲁棒最小二乘支持向量机·2023-07-25 23:09

zynq emio 外接emmc/SD 相关问题与描述总结

在使用emio的情况要注意，由于通过PL的扩展，导致一些问题，如时钟时序，数据、cmd的方向控制都需要注意。A、emio的clk和clk_fb要短接（原因是要通过反馈修复clk输出时序），可通过内部直接短接（该处理方式有一定风险，反馈距离过短可能跑不了高速）。也可把线引出板外用0欧电阻短接（SDIO应尽量短，且如果CLK有FB管脚的话，要绕到芯片/SD卡座再绕回来。否则如果线过长，可能会造成建立时
比特流1024·2023-07-25 14:44

PHY芯片的使用（二）使用Vivado SDK调试网络

在使用ZYNQ或者FMQL的以太网时都需要在VivadoBD中勾选Enet0/1,最好也勾选上UART0/1。如果就使用这两个外设就可是直接生成bit然后导出硬件启动SDK了。
比特流1024·2023-07-25 14:43

个人学习党史活动心得体会

2021.06.21今年是建党100周年，公司组织了一系列学习党史活动。
奥德赛斯·2023-07-25 10:24

ZYNQ-7000概述

摘要Xilinx推出的ZYNQ-7000被称为全可编程片上系统（SOC），它由FPGA与ARM组合构成，硬件可编程，软件也可编程，在众多应用场合有一定优势。
徐晓康的博客·2023-07-25 00:10

Zynq中的AXI总线协议

1AXI总线是什么AXI(AdvancedeXtensibleInterface)是一种总线协议，该协议并非Xilinx公司提出的，而是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）3.0协议中最重要的部分。最新的AXI4总线于2010年在AMBA4.0版本中发布。2AXI分为几种类型AXI4总线协议存在3中类型的接口分别为：（1）AXI4
big-moon·2023-07-25 00:10

ZYNQ 的三种 AXI 总线

在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。
stone_zzuli·2023-07-25 00:09

Zynq AXI总线

S02_CH12_AXI_Lite总线详解-米联客-博客园12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？
stone_zzuli·2023-07-25 00:09

ZYNQ之AXI简介

处理器系统与可编程逻辑的接口如前所述，Zynq的表现不仅仅依赖于它的两个组成部分PS和PL的特性，还在于能把两者协同起来形成完整、集成的系统的能力。
MTIS·2023-07-25 00:38

玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试

特权同学玩转Zynq连载38——[ex57]ZynqAXIHP总线带宽测试1概述用于PL与DDR3交互的AXIHP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？
ove学习使我快乐·2023-07-25 00:38

xilinx zynq7000系列 sdio时钟超频详解

系统时钟概述zynq7000的时钟系统很简单，首先是PS_CLK输入时钟，这是外部33.33333Mhz晶振时钟，直接输入到三路PLL(锁相环)，分别是ARMPLL、I/OPLL、DDRPLL；ARMPLL
雪狐JXH·2023-07-25 00:38

XILINX ZYNQ 7000 AXI总线 (三) AXI GPIO

一步一步来搭建一下AXIGPIO创建ZYNQ后先来看下各个接口的含义1.M_AXI_GP0_ACKL和M_AXI_GP0ZYNQ的PS部分是有一个GP接口，32Bit的AXImaster接口，默认是打开的
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 AXI总线 (一)

AXI总线是ARM公司定义的一种总线结构，属于AMBA协议的一部分。AMBA协议视乎很陌生，但是在MCU的开发中我们一定接触过AHB，APB总线。AHB和APB总线都是属于AMBA协议，AXI也是AMBA协议的一部分。AMBA是高级微处理器总线架构的缩写。一.AXI总线概览总线的本质是用于信息通用线路。AXI是分主机和从机的，它的连接方式如下所示AXI其中的I指的是接口，AdvancedeXten
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 BOOT

参考UG585内容下面这张图是ZYNQ启动的关键流程1.POR表示硬件复位，不关心Power-up也就是说冷热启动都行。Nor-POR就是非POR复位，有点软件应用复位的意思。
烹小鲜啊·2023-07-25 00:07

XILINX ZYNQ 7000 AXI总线 (二)

了解了AXI的大部分内容后，开始做一个实战，就是完成AXI结构的输入输出搭建。一.创建一个IP3.4.5.6.选择AXIFULL，创界主接口和从接口7.8.可以看到XILINXAXIFULL的源代码二.创建一个新的工程，把IP导入到这个工程2.创建blockdesign放入两个AXIIP三设计创建两个接口进行回环test1主机接口和test0从机接口连接。test1从机接口和test0主机连接。A
烹小鲜啊·2023-07-25 00:05

ZYNQ烧写FLASH无法自启动

如果是由于BD文件FLASH的配置选择错误导致无法启动注意改完对应的配置之后，FSBL工作需要删除重建工程FSBL工程，不然即使更新了system_top_hw_platform_0文件，生成的BIN文件也无法启动，感觉像是SDK的一个BUG以上问题同样适用后续ZCU+的器件
FPGA_Linuxer·2023-07-19 06:29

ZYNQ 裸机读写EMMC 通过xilffs

MMC和SD卡读写一致，具体可以参考https://www.pianshen.com/article/4647214276/需要注意的是，SD卡可能直接拔插在PC机上做了格式化，所以按上面的博客操作即可，但是MMC一般都是焊接在板卡上的，默认情况下是不能直接进行读写操作的，需要借助f_mkfs函数对EMMC进行格式化操作之后才可以正常读写，一般调用f_mkfs在f_mount之后进行测试另外一块板
FPGA_Linuxer·2023-07-19 06:58

petalinux安装注意事项

不能将系统权限切换为root4、修改安装路径的所有者，应是本用户所有，而不是root用户；sudochownlili:lili/home/zynq否则可能报以下错误tar:.
FPGA_Linuxer·2023-07-19 06:58

ZYNQ LWIP实现任意长度数据接收发送

官方自带的LWIP测试回环程序，实现的功能只是一个单纯的把接收到的数据原封不动的回传回PC机，实际工程运用自然是用不起来的，这里介绍一下如何修改成任意长度数据接收及发送：首先就是基本的配置代码,这里不采用自带的那种方式，前面的初始化配置基本上一样：这里为了方便自动重新连接，设计了一个定时器中断，每250ms检查一次网络连接状态：这里重连及初始化配置主要用到了两个函数：tcp_new及tcp_con
FPGA_Linuxer·2023-07-19 06:28
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