systemVerilog 第4页

SystemVerilog Assertions应用指南第一章

1.1什么是断言断言是设计的属性的描述。●如果一个在模拟中被检查的属性(property)不像我们期望的那样表现,那么这个断言失败。●如果一个被禁止在设计中出现的属性在模拟过程中发生,那么这个断言失败。一系列的属性可以从设计的功能描述中推知,并且被转换成断言。这些断言能在功能的模拟中不断地被监视。使用形式验证技术,相同的断言能被重用来验证设计。断言,又被称为监视器或者检验器,已经被用作一种调试技术

一只迷茫的小狗·2023-10-13 07:04

数字IC题目收集

笔试面试专题_myhhhhhhhh的博客-CSDN博客数字IC笔试_狗哥天下第一的博客-CSDN博客数字IC笔试题集锦_爱吃蛋挞的Dolly的博客-CSDN博客IC笔试_acmgotoac的博客-CSDN博客SystemVerilog

weixin_52831848·2023-10-13 03:02

谈一谈SystemVerilog的randomize

提到systermverilog，最常接触的就是随机，与随机紧密相关的函数就是randomize，但是实际上我们又对randomize知道多少呢？本章节我们就梳理一下randomize()的坑。一些之前踩过的坑：https://www.cnblogs.com/xuqing125/p/15772001.html从下面几个例子入手：例子一：randomize的正常使用。基类bird有自己的随机变量：s

li_li_li_1202·2023-10-11 14:00

[SystemVerilog] fork join_none

SV中用的比较多的是fork…join_none,以及disablefork,waitfork;其中，wait_fork会阻止当前线程，直到所有子线程完成；disablefork会killdisablefork所在的当前线程以及所有子线程；具体可看文章disablelabelanddisableforkTheparentprocesscontinuestoexecuteconcurrentlywi

lbt_dvshare·2023-10-10 08:54

HDLbits: Shift18

先补充一下算术移位寄存器和按位移位寄存器：SystemVerilog具有按位和算术移位运算符。按位移位只是将向量的位向右或向左移动指定的次数，移出向量的位丢失。移入的新位是零填充的。

weixin_41004238·2023-10-08 21:51

数字IC验证工程师应知应会

1、linux工作环境搭建2、Linux常用操作3、vim常用操作4、常用脚本语言的使用5、EDA工具的使用6、systemverilog语法7、uvm语法8、覆盖率使用流程

IC白·2023-10-07 15:00

systemverilog function的一点小case

关于function的应用无论是在systemverilog还是verilog中都有很广泛的应用，但是一直有一个模糊的概念困扰着我，今天刚好有时间来搞清楚并记录下来。

bendandawugui·2023-10-05 21:19

AXI VIP的简单使用

山音水月·2023-10-05 06:41

关于unique case和priority case语法

SystemVerilog对于case/casez/casex语句新增了两个特殊的修饰符：unique及priority。其语法规则如下：uniquecase()...

main_michael·2023-10-03 20:53

Bluespec SytemVerilog 握手协议接口转换

01、引言由于接口控制信号上的差异，要实现BluespecSystemVerilog(BSV)生成的代码和外部Verilog代码之间的正确交互是一件比较麻烦同时容易出错的事情。

达坦科技DatenLord·2023-09-30 17:16

Josh‘s Notes: SystemVerilog 验证 (Part 1 — 验证导论)

文章目录1.验证流程1.1.不同层次上的测试1.2.验证计划2.Testbench的基本功能3.定向测试4.方法学基础5.约束下的随机激励6.我们的随机化对象是什么6.1.设备和环境配置6.2.输入数据6.3.协议异常、错误和违例6.4.时延和同步6.5.并行的随机测试7.功能覆盖率7.1.从功能覆盖率到激励的反馈8.Testbench的构建9.分层testbench9.1.不分层的testben

Josh Gao·2023-09-28 10:18

SystemVerilog | UVM | Phase机制基础

SystemVerilog|UVM|Phase机制基础Phase在UVM中可以理解为是仿真片段或者仿真阶段，非常符合phase单词本意。

黄埔数据分析·2023-09-23 19:02

三、systemverilog过程语句

过程语句文章目录过程语句initialalwaysfinal语句什么是域？在SV中，为了区分硬件设计和软件的世界，我们将定义的软件变量或者例化的硬件所在的空间称之为“域”。因此，module/endmodule,interface/endinterface可以被视为硬件世界，program/endprogram和class/endclass可以被视为软件世界。掌握了这一清晰的概念，有助于分析ini

biubiup·2023-09-23 16:03

SystemVerilog 控制流：repeat 循环

在SystemVerilog中，repeat循环是一种用于重复执行代码块的控制流结构。它允许您指定一个整数次数来重复执行代码，从而简化了在某些情况下需要重复执行相同操作的编码过程。

WfdjCode·2023-09-23 16:32

SystemVerilog 控制流与函数

SystemVerilog控制流与函数SystemVerilog是一种硬件描述语言(HDL)，用于描述数字电路和硬件设计。

OEMOing·2023-09-23 16:02

SystemVerilog 控制流 - for 循环

SystemVerilog是一种硬件描述语言（HDL），广泛用于硬件设计和验证。在SystemVerilog中，for循环是一种常用的控制流结构，用于重复执行一段代码。

OEMOing·2023-09-23 16:02

SystemVerilog 控制流任务

SystemVerilog是一种硬件描述语言，它在硬件设计和验证中广泛使用。控制流是在设计中实现条件执行和循环的重要概念之一。

WfdjCode·2023-09-23 16:02

SystemVerilog中控制语句

目录一、循环何为循环1.1forever1.2repeat1.3while1.4for1.5dowhile1.6foreach二、Break，continue2.1break2.2continue三、SystemVerilog'unique'and'priority'if-else3.1verilog

浩字不好雨·2023-09-23 16:01

SystemVerilog 控制流和事件

SystemVerilog是一种硬件描述语言，广泛用于设计和验证复杂的数字电路。在SystemVerilog中，控制流和事件是两个重要的概念，用于描述电路的行为和时序。

AyxbOle·2023-09-23 16:01

SystemVerilog 控制流 - 循环

在SystemVerilog中，有几种循环语句可供使用，包括for循环、while循环和do-while循环。这些循环语句使得我们能够有效地管理和处理重复性任务。

CvhShell·2023-09-23 16:01

SystemVerilog 控制流 - case

SystemVerilog是一种用于硬件描述和验证的编程语言，它提供了丰富的控制流语法，其中包括case语句。case语句用于在给定条件下执行不同的操作。

AyxbOle·2023-09-23 16:30

SystemVerilog 控制流语句

unique-if/unique0-if对于unique-if，如果condition没有一个匹配且没有加else语句，则会报告一个错误；如果超过1个condition匹配，也会报告错误；unique0-if与unique-if的不同之处在于，如果没有一个condition匹配也不会报错；moduletb;intx=4;initialbegin//Thisifelseifconstructisde

一只迷茫的小狗·2023-09-23 16:00

systemverilog 在linux下使用vcs编译并dump波形

systemverilog在linux下使用vcs编译并dump波形使用方法参照：https://blog.csdn.net/limanjihe/article/details/52430284注：需要在文件中加上

曲一凡·2023-09-22 17:42

VCS flow学习

两步法两步法只支持VerilogHDL和SystemVerilog的design，两步法主要包括以下两步：CompilingtheDesign编译生成可执行二进制文件simv。

曲一凡·2023-09-22 17:38

详细指南：如何使用SystemVerilog代码实现ARM Cortex-M0软微控制器

第一部分：ARMCortex-M0简介与SystemVerilog的重要性1.ARMCortex-M0简介ARMCortex-M0是ARM公司的一个低功耗、低成本的微控制器核心。

m0_57781768·2023-09-22 15:23

Clock Domain Crossing Design & Verification Techniques Using System Verilog 学习

虽然设计方法论文中描述的一般可以使用任何HDL来实现，示例如下使用高效的SystemVerilog技术。亚稳态p6亚稳态是指在一段时间内不呈现稳定0或1状态的信

HappyGuya·2023-09-22 01:43

《Clock Domain Crossing》翻译与理解（5）多信号跨时钟域传输

本系列将对sunburstdesign网站的2008最佳文章《ClockDomainCrossing(CDC)Design&VerificationTechniquesUsingSystemVerilog

dongker 的笔记·2023-09-22 01:12

基于Questasim的SystemVerilog DPI使用流程

1.前言DPI是DirectProgrammingInterface的缩写，它提供了SystemVerilog与其它编程语言(特别是C语言)交互的接口。

谷公子的藏经阁·2023-09-17 14:41

Verdi实现信号的平移

在Verilog/Systemverilog中，#xxx可以实现延迟指定时间的功能，而在使用verdi查看信号波形并进行分析时，同样也可以实现类似的功能。

FPGA硅农·2023-09-17 10:45

SystemVerilog——class类

2.类的定义在SystemVerilog中，class也是一种类型（type），可以把类定义在program、module、package中，或者在这些块之外的任何地方定义。

一只迷茫的小狗·2023-09-17 00:55

systemverilog中的参数传递——ref、input、output

systemverilog中的参数传递——ref、input、output1静态数组作为参数1.1input1.2output1.3ref2动态数组或队列作为参数3类作为参数4原文链接1静态数组作为参数

FA@TE·2023-09-12 17:15

systemverilog之Automatic(转)

Function或task的生命期仅见于Verilog语言。Verilog早期仅有静态生命期(staticlifetime)，无论是function还是task，用来描述硬件，无论调用多少次，同一个Task或者function都是分配一个地址。这意味着，过程的参数和局部变量，都没有调用堆栈。这是和其它大多数语言完全不同的，需要特别注意。这也就意味着，你不能有递归和重入的过程。example1：`t

嬉笑的皮皮虾·2023-09-11 21:48

EDA开源仿真工具verilator入门1：安装和测试

Verilator介绍Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Verilog或者SystemVerilog

I_belong_to_jesus·2023-09-07 06:05

随心记录0816

uvm_hdl_force和uvm_hdi_deposit2.postrandomize函数的使用方法【验证小白】随机中使用post_randomize的正确姿势_尼德兰的喵的博客-CSDN博客3.4.process用法systemverilog

+徐火火+·2023-09-07 01:14

数字IC常考题（单选、多选、编程）

欲产生序列信号11010111，则至少需要（）级触发器以下关于SystemVerilog的描述，正确的UVM层次化结构中，最顶层的部件类型

Cheeky_man·2023-09-06 08:54

数字IC面试题笔记

04.11没时间更换图片源，先看文字吧ASIC设计流程1.芯片架构：考虑芯片的定义、架构、封装(X86、ARM、RISC-V、MISP)2.RTL：用Verilog、systemVerilog、VHDL

TaylorS_SF·2023-09-04 03:52

Modelsim查看断言

断言编译modelsim在modelsim中开启断言编译和显示功能：【编译verilog代码时按照systemverilog进行编译】vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件（

一只迷茫的小狗·2023-09-03 10:57

Systemverilog验证测试平台指南7.5旗语

7.5旗语使用旗语可以实现对同一资源的访问控制。想象一下你和你爱人共享一辆汽车的情形。显然,每次只能有一个人可以开车。为应对这种情况,你们可以约定谁持有钥匙谁开车。当你用完车以后你会让出车子以便对方使用。车钥匙就是旗语,它确保了只有一个人可以使用汽车。在操作系统的术语里,这就是大家所熟知的“互斥访问”,所以旗语可被视为一个互斥体,用于实现对同一资源的访问控制。当测试平台中存在一个资源,如一条总线,

一只迷茫的小狗·2023-09-03 10:27

SystemVerilog断言（SVA）语法

断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法：1.SVA的插入位置：在一个.v文件中：moduleABC();rtl代码SVA断言endmodule注意：不要将SVA写在enmodule外面。2.断言编写的一般格式是：【例】断言名称1：assertprop

一只迷茫的小狗·2023-09-03 10:27

EDA07--VCS仿真验证（一）

这里写目录标题一、VCS简介二、VCS流程三、VCS第一步编译3.1-help3.2-ofilename3.3-ffile3.4-line3.5-systemverilog3.6-Mupdate[=0]

@BouYue·2023-09-03 10:26

VCS命令详解(二):仿真命令

filter阻止报告琐碎的SystemVerilog断言含义成功。当隐含构造仅由于前提条件（先验）部分为假（因此不检查结果部分）而成功注册时，就会发生这些情况。

Miracle_ICdv·2023-09-03 10:55

windows环境下QuestaSim软件的使用

QuestaSim的仿真界面6、完整QuestaSim仿真——TCL脚本前言2023.8.29一、QuestaSim使用方法1、编译vlogvlog：questasim的编译命令-sv：指示vlog按照systemverilog

_lalla·2023-09-02 19:25

C和SystemVerilog联合仿真

funcs.c#include#include"svdpi.h"externintsayHello();voidsomething(){printf("something\n");sayHello();}再写一个SystemVerilog

Αλήθεια·2023-08-31 10:26

【SVA】SystemVerilog Assertion语法速查

seq与property|->,|=>\##[*n][=n]andintersectorfirst_matchthroughoutwithinifended局部变量与赋值在sequence、property中调用display[->1]$rose$fell$isunknow$stable$past\$countbits,\$countones,\$onehot,\$isunknown控制asser

搞IC的那些年·2023-08-30 21:14

#systemverilog# 之 event region 和 timeslot 仿真调度（六）疑惑寄存器采样吗

一象征性啰嗦想必大家在刚开始尝试写VeriligHDL代码的时候，都是参考一些列参考代码，有些来自于参考书，有些来自于网上大牛的笔记，甚至有写来自于某宝FPGA开发板的授权代码。我还记得自己当时第一次写代码，参考的是一款Altera芯片，结合Quartus开发软件，在上面练习代码，然后综合等等。其实，当初也是一味照本宣科的临摹，而对于为什么那么些，代码又是内部有什么含义，并没有深入理解。这里面的东

那么菜·2023-08-30 10:54

SystemVerilog interface详细介绍

1.Interface概念SystemVerilog中引入了接口定义，接口与module等价的定义，是要在其他的接口、module中直接定义，不能写在块语句中，跟class是不同的。

一只迷茫的小狗·2023-08-30 10:57

《SystemVerilog Assertion 应用指南》学习02

文章目录1.11、SVA中的时钟定义1.12、禁止属性1.11、SVA中的时钟定义一个序列或属性，必须被断言才能发挥作用。SVA中时钟定定义方法：方法1：将检查和时钟关联起来（时钟定义在序列中）示例：sequences5;@(posedgeclk)a##2b;endsequencepropertyp5;s5;endpropertya5:assertproperty(p5);//注意：序列s5中定义

d_b_·2023-08-29 16:00

systemverilog学习 ---- program和interfece

systemverilog为了避免竞争的问题，引入program，所有与设计相关的线程在module内执行，所有与验证有关的线程在program内执行。

IC2ICU·2023-08-28 12:59

SystemVerilog中的Program的学习笔记

1、SystemVerilog中的Program的作用？将验证部分与设计部分进行隔离（实现方式就是将软件验证部分放置program中）2、SystemVerilog中的Program结束方式？

沧月九流·2023-08-28 12:29

sv中program和module区别

SVprogram与module的区别SystemVerilog中的program和module有什么区别？

黄埔数据分析·2023-08-28 12:58

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