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xilinx；
gtx/gth学习总结
1.
Xilinx
-7Series-FPGA高速收发器使用学习—RX接收端介绍转自：https://blog.csdn.net/ladywn/article/details/53131313转自：https
遁地飞天的冰箱
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2020-08-15 15:07
FPGA
Aurora协议调研
在
Xilinx
FPGA上使用是免费的，而且在ASIC上能以名义成本通过单独的许可证协议得到支持。简单的说来，它可以实现FPGA与FPGA之间的快
红烧的威化饼
·
2020-08-15 13:47
aurora IP核
AuroraIP核是
Xilinx
公司在Aurora协议和高速串行收发器Rocket基础上研发出来的硬核。该核嵌入在RocketI/O模块中，提供了简单的用户接口，极大地方便了信号的可操作性。
树桥上多情的kevin
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2020-08-15 13:59
FPGA
FPGA基础知识23(
xilinx
高速收发器系列1：qpll cpll)
来自：http://blog.chinaaet.com/ladywn/p/5100018659#整理1：
Xilinx
的7系列FPGA随着集成度的提高，其高速串行收发器不再独占一个单独的参考时钟，而是以Quad
Times_poem
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2020-08-15 13:24
FPGA基础知识
Aurora 8B/10B、PCIe 2.0、SRIO 2.0三种协议比较
业界广泛使用的
Xilinx
公司Virtex-6系列FPGA支持多种高速串行通信协议，本文针对其中较为常用的Aurora8B/10B和PCIExpress2.0，SerialRapidIO2.0三种协议进行了测试及对比分析
weixin_34378922
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2020-08-15 12:06
Xilinx
系列 FPGA 高速收发器的一些知识
目录1.GTX概念1.1GT定义1.2GTX的分布1.3GTX结构2.ibert3.DRP端口1.GTX概念1.1GT定义GT的意思是GigabyteTransceiver,G比特收发器，通常叫serdes、高速收发器。GT有GTPGTXGTHGTZ。1.2GTX的分布7系列FPGA通常按照bank来分，对于GTX的bank，一般称为一个quad，因为一个bank中有4个独立的GTX通道。每个通道
weiweiliulu
·
2020-08-15 12:49
FPGA
xilinx
高速接口
ug871-vivado-high-level-synthesis-tutorial第二章lab2中文
步骤1建立TCL文件1.打开VivadoHLS命令提示符2.在windows系统中，采用Start>AllPrograms>
Xilinx
DesignTools>Vivado2014.2>VivadoHLS
zhulei5478565
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2020-08-15 12:23
HLS：c/c++语言到Verilog HDL
原文地址：1：http://
xilinx
.eetrend.com/blog/98412：http://
xilinx
.eetrend.com/blog/98503：http://
xilinx
.eetrend.com
zhangduojia
·
2020-08-15 12:14
ZYNQ FPGA HLS旅程（1）
相当于把
XILINX
的官方文档实际操作了一遍。鉴于国内没有很多人讨论HLS和xfope
Spark Wang
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2020-08-15 12:12
FPGA
HLS
Zedboard上运行Linaro系统（一）:SD卡分区
硬件环境：Zedboard不小于4G的SD卡软件环境：1.Vivado2015.2开发环境（其他也可）2.
Xilinx
SDK2015.23.Ubuntu14.044.
xilinx
的交叉编译器arm-
xilinx
-linux-gnueabi
雅可
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2020-08-15 12:25
linux
移植
Xilinx
开发板 新建SDK报错
new->other->
Xilinx
->hardwareplatformspecification无效；new->boardsupportpackage无效；Re-generat
xue_hit
·
2020-08-15 12:21
报错
Zedboard 评测（一）——Demo演示
Zedboard是第一款面向开源社区的Zynq-7000系列开发板，而Zynq-7000系列FPGA，也称为完全可编程（AllProgramable）SoC，是
Xilinx
一个有重大意义的产品系列。
xiaoyangger
·
2020-08-15 12:47
CPLD/FPGA
关于
xilinx
的CCIO(即MRCC/SRCC时钟输入引脚)
CLOCK_DEDICATED_ROUTE=FALSEisaplacement/routingthing.Wheneveryouaretryingtoreachadedicatedclockresource(BUFIO,BUFR,BUFMR,BUFG,BUFH,MMCM,PLL)fromapinthatisanon-clockcapableI/Oyouwillgetanerror.Thisisbe
Huskar_Liu
·
2020-08-15 12:52
fpga
FPGA基础知识（四）UG902 RTL仿真与输出
Xilinx
原版教程文档参见
Xilinx
Documentationnavigator中对应UG902：VivadoDesignSuiteUserGuideHigh-
祥瑞Coding
·
2020-08-15 12:06
FPGA
FPGA基础知识
FPGA基础知识（三）UG902 接口综合
Xilinx
原版教程文档参见
Xilinx
Documentationnavigator中对应UG902：VivadoDesignSuiteUserGuideHigh-LevelSynthesis中的M
祥瑞Coding
·
2020-08-15 12:06
FPGA
FPGA基础知识
“揭秘”
Xilinx
FPGA 的 ECO 功能
欲观原文，请君移步ECO指的是EngineeringChangeOrder，即工程变更指令。目的是为了在设计的后期，快速灵活地做小范围修改，从而尽可能的保持已经验证的功能和时序。ECO是从IC设计领域继承而来，ECO便相当于ISE上的FPGAEditor。本文可以对于一些FPGA疑难杂症文件排查，或者对于一些加密IP进行破解，请读者自行琢磨，不予公开。【如有兴趣，请联系作者】1.ECO的用途修改I
瓜大三哥
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2020-08-15 11:00
Zynq Fatfs文件系统应用笔记
ZynqFatfs文件系统应用笔Hello,panda笔记介绍基于所描写叙述的ZynqFatfs基于
Xilinx
xilffsv3.0和Sdpsv2.4，文件系统採用在Bare-Metal和轻量级操作系统中经常使用的
weixin_33924312
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2020-08-15 11:51
zedboard如何从PL端控制DDR读写(六)
zedboard如何从PL端控制DDR读写(六)上一节说到了DDR寻址的问题，如下图：从官方文档上我们看到了DDR的地址是从0008_0000开始的，那么我们开始修改
Xilinx
给我们提供的IP核代码。
weixin_33948416
·
2020-08-15 11:19
HLS图像处理总结（一）
HLS工具以个人的理解，
xilinx
将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用
weixin_30678821
·
2020-08-15 11:33
(原创)一步一步学ZedBoard & Zynq(二)：使用PL做流水灯
《一步一步学ZedBoard&Zynq》系列第二篇，目的是为了学习不使用ARMPS情况下，只对ZynqPL的编程方法，同时学习
Xilinx
PlanAhead工具的使用方法更多更新请关注我的博客：@超群天晴
weixin_30527143
·
2020-08-15 11:59
ZYNQ AXI DMA
此文是转载自http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html我在测试AXIDMA时参考了这个文章，调通了
xilinx
weilxuext
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2020-08-15 11:49
ZYNQ petalinux程序开机自己启动
版本：vivado2017.4，linux-xlnx-
xilinx
-v2017.41，环境变量source/opt/
Xilinx
/Vivado/2017.4/settings64.shsource/opt
四叶草听雪
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2020-08-15 11:13
ZYNQ
PS_PL
ZedBoard的简单测试
从
Xilinx
中国（武汉）官方代理销售安富利买的板子，RMB3200。
锅盖_gf
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2020-08-15 11:30
综合
zynq开发学习记录：Linux内核、设备树编译及文件系统制作
1.Linux内核预编译开发者可以从
xilinx
的github源码库中下载各个版本的Linux内核，这里选用评估板提供的版本，将linux-xlnx-
xilinx
-v2015.4.zip压缩包通过虚拟机与主机共享方式拷贝至虚拟机共享目录中
Surest
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2020-08-15 11:58
zynq
Linux
xilinx
vivado HLS 小记
xilinx
的高层次综合（HighlevelSynthes
枫_在路上
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2020-08-15 11:30
FPGA
Zynq7020 busybox创建自己的文件系统
makedistclean2、配置busybox保存退出后，执行make编译3、执行makeinstall，会把文件系统生成在busybox源码根目录下的_install目录4、把交叉编译器里的arm-
xilinx
-linux-gnueabi
smile_5me
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2020-08-15 11:24
Xilinx
Zynq7020
神经网络的FPGA实现：基础卷积操作(一)
卷积核kernel_size=3*3输入特征图fmap[width,high]=[9,9]VerilogHDL
Xilinx
VIVADO源文件`timescale1ns/1psmoduleconv_pe(
Pros humanity
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2020-08-15 11:53
通信与FPGA
Xilinx
-HLS-学习笔记（8）：高层次综合HLS简介
Xilinx
-HLS-学习笔记（8）：高层次综合HLS简介在RTL里，设计师不需要考虑怎么构造一个寄存器或怎样安置这些寄存器，而只需要考虑这些寄存器在设计中起到怎样的作用。
赵小琛在路上
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2020-08-15 11:14
Xilinx-FPGA
UG902
Xilinx
原版教程文档参见
Xilinx
Documentationnavigator中对应UG902：VivadoDesignSuiteUserGuideHigh-LevelSynthesis中的ManageInterface
rrr2
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2020-08-15 11:42
HLS
HLS 1.如何在HLS上 使用xfopencv
准备vivadohls，xfopencv库xfopencv是
xilinx
最新的图像处理库，解压出来内容如下，include里是底层文件，前面三个文件夹是使用的例程。
馍加馒头
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2020-08-15 11:22
vivado
hls
Zedboard(零）嵌入式开发-零散知识
Xilinx
SDK一、Debug的几个指令：stepinto（F5）：单步执行，遇到子函数就进入并且继续单步执行（简而言之，进入子函数）；stepover（F6）：单步执行时，遇到子函数时不会进入子函数
pro_HE
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2020-08-15 11:40
Zedboard(五)嵌入式应用程序开发——时间性能分析
Zedboard开发之时间性能分析本篇主要介绍如何利用
Xilinx
SDK自带的分析工具，对裸机开发中的应用程序进行时耗的性能分析。主要用到的工具有2个，TCFprofiling和Gprof。
pro_HE
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2020-08-15 11:40
FPGA配置flash
ISE配置flashhttp://www.
xilinx
.com/support/documentation/sw_manuals/
xilinx
14_7/pim_r_supported_spi_bpi_proms.htmiMPACTSPI
碰碰跳跳
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2020-08-15 11:07
AXI_DMAC的寄存器说明
wiki.analog.com/resources/fpga/docs/hdl/regmap#folded_1ef0a96bdee03491ff600d93e2c50767_1这里是ADI提供的DMAC，不是
XILINX
mcupro
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2020-08-15 11:51
zynq编译内核与设备树
一、
xilinx
的wiki已经有了编译方法https://
xilinx
-wiki.atlassian.net/wiki/spaces/A/pages/18842481/Build+kernel1、编译内核
ma_cheng_yuan
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2020-08-15 11:19
ZYNQ
zynq-7000学习笔记(六)——HLS综合FAST corner并导出IP
PC平台：WINDOWS1064位
Xilinx
设计开发套件：
Xilinx
_vivado_sdk_2015.2开发板：ZedBoard参考文档：XAPP1167参考代码：XAPP1167.zip一、打开vivadohls
luotong86
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2020-08-15 11:41
Zynq-7000
基于vivado HLS的帧差图像实现
数学原理：2.vivadoHLS实现VivadoHSL是
xilinx
公司推出的高层次综合工具，使用C/C++就能实现传统的verilog语言进行的开发，降低了开发难度
crazyMadKing
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2020-08-15 11:00
vivado
zedboard Boot from Flash（FLASH和SD卡启动）
一个完整的引导需要至少三个件事:1FSBL2.Bitstream3.ApplicationQSPI排队串行外设接口序列周边介面(QueuedSerialPeripheralInterface)队列串行外设接口
Xilinx
ToolsàCreateZynqBootImage.BIFstandsforBootImageF
kobesdu
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2020-08-15 10:17
zynq
ZYNQ学习之路
zedboard--USB摄像头(V4L2接口)的图片采集(十二)
/a.out运行这个文件就可以了然后再/usr目录下可以查看到采集到的图片在我的64位系统里面生成的图片是不能打开，郁闷了好久，然后就输入arm-
xilinx
-linux-gnueabi-gccv4l2grab.c-ozed-camera
iteye_7527
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2020-08-15 10:02
不使用SDK生成BSP手动建立zynq软件工程
Xilinx
的工具的确非常强大，从vivado到SDK中软件编程，大多数事情都可以使用鼠标点击设置即可完成，这固然对快速开发有很多好处，但是对于初学者，却不那么合适了，这会导致初学者只知道如何操作而不知道具体原理
husipeng86
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2020-08-15 10:20
zynq
解决问题
Verilog乘法的实现——几种使用多级流水实现方法对比（2）
实验内容1.
Xilinx
MultiplierIP配置成DSP实现（MultiplierConstruction：UseMults）PipelineStages：1资源使用情况PipelineStages
通信牛肉干
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2020-08-15 10:23
FPGA知识点
Vivado的HLS (high-level synthesis) C/C++ 转化RTL
但是用HDL语言开发神经网络过于复杂，利用
Xilinx
公司的高层次综合工具vivadoHLS开发RTL逻辑的IP核则可以降低开发难度。本文主要描述了如何使用vivadoHLS的基本功能。
cy413026
·
2020-08-15 10:08
soc
Tools
已经有的ESL高层次综合(High Level Synthesis,HLS)产品
AutoPilotfromAutoESL(
Xilinx
已经收购AutoESL)BlueSpecCompilerfromBlueSpecC-to-SiliconfromCadenceDesignSystemsSynphonyCCompilerfromSynopsysCynthesizerfromForteDesignSystemsLegUpfromUniversityofTorontoCyberWo
changan2001
·
2020-08-15 10:23
HLS
BDTI研究认证以DSP为核心的 FPGA设计的高水平综合(HLS)流程
http://china.
xilinx
.com/china/xcell/xl36/2-7.pdf近年来，高级综合工具已成为在设计方案中使用或希望使用FPGA的工程师的必杀技。
changan2001
·
2020-08-15 10:23
HLS
赛灵思宣布收购 AUTOESL
支持设计者利用FPGA和可扩展式处理平台提高生产力并加速创新赛灵思公司通过增加高层综合技术扩展了设计方法，把可编程平台的优势带给了更广泛的客户群体2011年2月1日，中国北京讯—全球可编程平台领导厂商赛灵思公司（
Xilinx
changan2001
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2020-08-15 10:22
HLS
工具
平台
编程
嵌入式
扩展
产品
ZedBoard学习手记（一） First Step——建立
Xilinx
交叉编译环境
要开发ZedBoard最重要的是
Xilinx
ISE工具集，在这个IDE里能够完成大部分的逻辑及底层软件开发工作。
ascend__a1
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2020-08-15 10:33
Linux
Xilinx
zynq zynqMP 制作根文件系统
参考狗熊王的系列博客一步一步制作yaffs/yaffs2根文件系统
Xilinx
WikiBuildandModifyaRootfs在
xilinx
的SOCFPGA平台zynq（arm）和zynqMP（arm64
黑客三遍猪
·
2020-08-15 10:45
Xilinx
[
Xilinx
ZYNQ] #7 Vivado HLS 使用方法
HLS工程NewVivadoHLSProject-Add/RemoveFiles--添加顶层函数名-Next-Next-DeviceSelectionDialog编写C++/C代码-Csynthesis-ExportRTL创建的HLS工程如图所示Includes目录包含有HLS开发中可用的库函数Source为源文件，打开此文件时，在右侧的Directive栏会列出程序中所有用到的变量，函数和循环结
Zenor_one
·
2020-08-15 10:45
[Xilinx
ZYNQ]
HLS
【科研论文】基于FPGA和W5100的以太网通信系统设计
摘要：给出了一种基于以太网和单向光纤的数据通信实现方法.结合特定需求,利用W5100和
Xilinx
公司的Virtex5系列FPGA(现场可编程门阵列)实现了PC机到远端PC机的光纤以太网数据通信.说明了以太网接口和光模块接口的具体设计方法和实现过程
WIZnet
·
2020-08-15 10:35
科研论文
ZYNQ EMMC在sdk中实现文件读写笔记
网上搜的相关连接：https://forums.
xilinx
.com/t5/%E5%B5%8C%E5%85%A5%E5%BC%8F%E8%BD%AF%E4%BB%B6%E5%BC%80%E5%8F%91
R@
·
2020-08-15 10:25
ZYNQ
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