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Linux
xilinx；
Petalinux制作linux系统
版本PETALINUX_VER=2017.4这里引用的u-boot，kernel，busybox版本分别是：u-boot：U-Boot2017.01kernel：4.9.0-
xilinx
-v2017.4busybox
qq_21353001
·
2020-08-08 18:08
zynq
ArtyA7的Hello Word创建Microblaze嵌入式系统硬件工程的问题解决
Xilinx
问题解决-ArtyA7[Timing38-282]Thedesignfailedtomeetthetimingrequirements.
AllenGates
·
2020-08-08 18:49
问题解决
Arty-A7
fpga
EDACN 论坛
Xilinx
版帖子汇总
1、问：
xilinx
下载错误，请高手指点，谢谢ERROR:iMPACT:583-'1':TheidcodereadfromthedevicedoesnotmatchtheidcodeinthebsdlFile.INFO
qijitao
·
2020-08-08 18:35
FPGA
Zedboard上移植opencv3.4.4成功
由于项目的需要，这两天花了点时间在
Xilinx
的ZedBoard板上移植了opencv3.4.4，中间遇到了一些问题和困难，好在最后成功的把该版本的opencv3.4.4移植到Zedboard板子上了。
pcli_218
·
2020-08-08 18:46
xilinx
vivado 百度云分享 vitis vivado 2019.2 2019.1 2018.3 2018.2 2017.4 （包含license）
说明一下：有些安装包有很多压缩包，这些压缩包是一个压缩文件，因为太大所以分卷压缩才能上传网盘，下载所有的压缩包后解压第一个，自动解压所有文件。vitis2019.2链接：https://pan.baidu.com/s/1Nxm7sJDnWg-w6DtFFqjauQ提取码：l9ptvivadohls2019.1链接：https://pan.baidu.com/s/1ZpTm84zxgAWbPSALE
毛毛虫的爹
·
2020-08-08 18:46
Zynq
xilinx
zynq-7000学习笔记(十五)——在QT上调用opencv加载图片并显示
PC平台：WINDOWS1064位+虚拟机Ubuntu14.04
Xilinx
设计开发套件：
Xilinx
_vivado_sdk_2015.4开发板：ZedBoardUSB摄像头：罗技C270(720P)Linux
luotong86
·
2020-08-08 17:59
Zynq-7000
zynq-7000学习笔记(十六)——opencv采集USB摄像头图像
PC平台：WINDOWS1064位+虚拟机Ubuntu14.04
Xilinx
设计开发套件：
Xilinx
_vivado_sdk_2015.4开发板：ZedBoardUSB摄像头：罗技C270(720P)Linux
luotong86
·
2020-08-08 17:59
Zynq-7000
zynq-7000学习笔记(十四)——移植openCV
PC平台：WINDOWS1064位+虚拟机Ubuntu14.04开发板：ZedBoardopenCV:opencv-3.1.0.zipopencv的编译很简单，不需要特别注意什么，先准备一个
xilinx
.cmake
luotong86
·
2020-08-08 17:28
Zynq-7000
linux zynq opencv 2.4.9 交叉编译
gedittoolchain.cmakeset(CMAKE_SYSTEM_NAMELinux)set(CMAKE_SYSTEM_PROCESSORarm)set(CMAKE_C_COMPILERarm-
xilinx
-linux-gnueabi-gcc
lucifer615
·
2020-08-08 17:47
ZYNQ跑系统 系列（三） SDsoc方式移植linux
移植linux之SDsoc想让ZYNQ上跑个linux系统，除了之前的两篇文章中的传统方式和petalinux方式外，还有一种更简单快捷的SDsoc，
xilinx
的SDx系列开发工具主要是面向软件开发人员和系统工程师
long_fly
·
2020-08-08 17:53
ZYNQ
linux系统相关
Xilinx
FPGA 学习笔记一-chipscope 无法观察信号 BUFG
转载请注明出处：http://blog.csdn.net/lg2lh/article/details/45323361今天开始试着使用chipscope，写了一个简单的流水灯的例程，开始综合布线的时候没有问题，但是加上chipscope以后，综合就总报错。第一种情况：用chipscope不可以直接观察全局时钟信号，即BUFG信号-----X错误如下：ERROR:Place:1136-Thisdes
七水_SevenFormer
·
2020-08-08 17:12
FPGA基础知识
一、在
Xilinx
FPGA上使用Cortex M1 软核——FPGA工程搭建
在
Xilinx
FPGA上使用CortexM1软核——FPGA工程搭建获取资源VIVADOCortexM1软核IPKEIL(MDK)其他搭建工程工程概述添加IP库FPGA工程本文的硬件（FPGA）工程和软件代码
fenghum
·
2020-08-08 17:08
FPGA软核
从vivado（
Xilinx
）谈约束文件
Xilinx
建议将这两类约束分开写在不同的约束文件中。此外，考虑到某些设计中可能会用到手工布局，从而会有相应的Floorplan约束（对应Pblock，可理解为面积约束）。
隔壁老余
·
2020-08-08 16:13
FPGA设计开发
xilinx_cf
约束文件
vivado约束文件
fpga综合报告
Synplifypro的一般步骤：导入源文件－>设置
xilinx
约束－>选择
xilinx
器件并设置必要的器件参数－>执行综合－>分析综合的结果－>再启动综合过程－>向
xilinx
提交网表和约束文件在执行综合的之前先要对源程序进行编译
nico
·
2020-08-08 15:35
report
compiler
delay
constraints
processing
optimization
Xilinx
Artix-7 FPGA
1:
Xilinx
Artix-7FPGA【1】之实现DEMO工程并烧写2:https://blog.csdn.net/weixin_44355157/article/details/889536713:
Xilinx
chenniangu7653
·
2020-08-08 14:41
[
Xilinx
FPGA] #8
Xilinx
Power Estimator[XPE, 功耗估计器]的使用方法
对于FPGA设计来说，设计结果的功耗是较为重要的一个设计指标，有时在设计完成前对设计的功耗有一个大体的估计，
Xilinx
专门为此设计了一个工具，以使设计者可以在设计完成前根据预设对功耗进行大致的预估可参考
Zenor_one
·
2020-08-08 13:20
[Xilinx
FPGA]
[
Xilinx
FPGA] #11 Vivado 使用技巧日常总结 [持续记录中]
目录添加代码编辑器ForceUp-to-Date压缩BIT文件Messages窗口VivadoxxTclShell和VivadoHLSxxCommandPrompt添加代码编辑器在Vivado里，使用者可以添加自己熟悉的代码编辑器，这里简单介绍添加Notepad++的方法和过程Tools-Setting-TextEditor处，可修改代码编辑编辑器，默认为Vivado自带的已经很便利的编辑工具修改
Zenor_one
·
2020-08-08 13:20
[Xilinx
FPGA]
[
Xilinx
FPGA] #4
Xilinx
FPGA 芯片命名规则与查询方法
Xilinx
公司的芯片有一整套命名规则，可以通过相关文档查阅
Xilinx
提供了很多关于Device的用户手册，很多会在文档的开始部分对命名规则及其含义进行讲解，如UG-112：DevicePackageUserGuideUG
Zenor_one
·
2020-08-08 13:20
[Xilinx
FPGA]
创龙Xinlinx Artix-7系列FPGA采集卡规格书
TL-A7HSAD是一款由广州创龙基于
Xilinx
Artix-7系列FPGA自主研发的高速数据采集卡，可配套广州创龙TMS320C6655、TMS320C6657、TMS320C6678开发板使用。
Tronlong_
·
2020-08-08 13:46
产品说明
Xilinx
Zynq-7000 SoC高性能处理器的按键、启动拨码开关
TLZ7x-EasyEVM是广州创龙基于
Xilinx
Zynq-7000SoC设计的高速数据采集处理开发板，采用核心板+底板的设计方式，尺寸为160mm*108mm，它主要帮助开发者快速评估核心板的性能。
Tronlong_
·
2020-08-08 13:46
产品说明
创龙基于
Xilinx
Kintex-7系列高性价比FPGA开发板的处理器、NOR FLASH、DDR3
TLK7-EVM是一款由广州创龙基于
Xilinx
Kintex-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。
Tronlong_
·
2020-08-08 13:46
产品说明
TLA7-EVM开发板硬件说明
前言TLA7-EVM开发板是一款由广州创龙基于
Xilinx
Artix-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。
Tronlong_
·
2020-08-08 13:46
创龙
Xilinx
Artix-7系列FPGA开发板的处理器、NOR FLASH、DDR3
TLA7-EasyEVM开发板是一款由广州创龙基于
Xilinx
Artix-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。
Tronlong_
·
2020-08-08 13:46
产品说明
创龙Xinlinx Artix-7系列FPGA采集卡的JTAG下载器接口、LED指示灯
TL-A7HSAD是一款由广州创龙基于
Xilinx
Artix-7系列FPGA自主研发的高速数据采集卡，可配套广州创龙TMS320C6655、TMS320C6657、TMS320C6678开发板使用。
Tronlong_
·
2020-08-08 13:46
产品说明
创龙基于
Xilinx
Kintex-7系列高性价比FPGA开发板IO、JTAG
TLK7-EVM是一款由广州创龙基于
Xilinx
Kintex-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。
Tronlong_
·
2020-08-08 13:46
产品说明
创龙基于
Xilinx
Artix-7系列FPGA处理器规格书
SOM-TLA7是一款由广州创龙基于
Xilinx
Artix-7系列FPGA自主研发的核心板，可配套广州创龙Artix-7开发板使用。
Tronlong_
·
2020-08-08 13:45
产品说明
FPGA基础知识26(
xilinx
高速收发器系列：
Xilinx
7 系列的时钟资源（3）)
来自：http://
xilinx
.eetrend.com/blog/9764随着高速互联应用增多，FPGA的高速接口提供了很多互联接口，如DP、SRIO、PCI-E等。
Times_poem
·
2020-08-08 13:11
FPGA基础知识
ISE中启动modelsim时出现了下面的错误
我在ISE中启动modelsim时出现了下面的错误Loadingwork.tb_ic1_func#**Error:(vsim-19)Failedtoaccesslibrary'
xilinx
corelib_ver'at"
xilinx
corelib_ver
sun shang chao
·
2020-08-08 13:18
FPGA
XILINX
ISE学习笔记（持续更新。。。。。）
1.https://blog.csdn.net/lagran/article/details/7580747（ISE创建Microblaze软核（一））2.https://blog.csdn.net/lagran/article/details/7581018（ISE创建Microblaze软核（二））3.https://blog.csdn.net/lagran/article/details/7
R@
·
2020-08-08 13:36
Xilinx
【ZYNQ-7000开发之二】QT+OpenCV的边缘检测测试
在本篇文章中，将实现在
Xilinx
ZYNQ上用QT+OpenCV实现显示图像，将使用OpenCV上的边缘检测算法进行演示。
RZJM_PB
·
2020-08-08 13:03
FPGA
ARM
Qt
Zynq
嵌入式
ZYNQ
OpenCV
zedboard
QT
Xilinx
AXI4-Stream-FIFO 使用提示
AXI4FIFOsoperateonlyinFirst-WordFall-Throughmode.TheFirst-WordFall-Through(FWFT)featureprovidestheabilitytolookaheadtothenextwordavailablefromtheFIFOwithoutissuingareadoperation.Whendataisavailableint
LnTigerLn
·
2020-08-08 12:36
FPGA
Xilinx
7-Series
怎样将
Xilinx
的xfOpenCV库移植到ZedBoard平台
xfOpenCV是
Xilinx
针对Opencv做的一个加速库，目前只在支持reVISION的ZCU102平台上做过评估，哪假如其他平台想要使用这个库，我们应该怎么做呢？
HumanPlus
·
2020-08-08 12:33
Xilinx
AXI-memory接口 转 AXI-stream 接口（含源码）
AXI-memory接口转AXI-stream接口AXI-memory接口介绍具体详情可以查看源码。AXI-memory接口介绍从图中我们可以看出memory接口有5个通道，分别是读地址通道，写地址通道，写响应通道，读数据通道，和写数据通道。读写相互独立。对于他们的时序为：master通过读地址通道，写地址通道下发写入和读取数据的地址长度和ID号，写数据通道开始发送数据，此时应将写数据通道read
hpqztsc
·
2020-08-08 12:21
FPGA
AXI-Memory
AXI-Stream
推荐：
Xilinx
工程师实用教程： Vivado 从入门到精通 - 基础篇
更多精彩内容，请微信搜索“FPGAer俱乐部”关注我们。Vivado设计套件赛灵思面向未来十年可编程器件而打造的以IP和系统为中心的SoC增强型新一代开发环境，该环境从头开始构建，致力于解决系统级集成和实现过程中的生产力瓶颈问题关于本课程本课程由赛灵思高级战略应用工程师——高亚军（LaurenGao）提供，通过一系列短小精辟的文章方式，分享了其在客户支持以及平时使用Vivado设计套件时所积累下来
FPGAerClub
·
2020-08-08 12:52
Xilinx
Artix-7 FPGA快速入门、技巧与实例连载8——FPGA进阶之路
Xilinx
Artix-7FPGA快速入门、技巧与实例连载8——FPGA进阶之路更多资料共享链接：https://share.weiyun.com/53UnQasFPGA工程师的成长需要经历三个阶段。
Nuoson聪
·
2020-08-08 11:36
fpga
[FPGA] 1、Artix-7 35T Arty FPGA 评估套件学习 + SiFive risc-v 指令集芯片验证
2018-10-0908:38beautifulzzzzv1.0到32018-10-1807:23beautifulzzzzv2.0risc-v(4)1、简介xlinx官网地址：https://china.
xilinx
.com
weixin_33826609
·
2020-08-08 11:20
创龙基于
Xilinx
Artix-7系列FPGA处理器规格书
TLA7-EVM开发板是一款由广州创龙基于
Xilinx
Artix-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。
Tronlong_
·
2020-08-08 10:52
产品说明
虚拟机Ubuntu下安装vivado，下载线识别不了终结解决方法
，自从Vivado2015.4版本开始就不自动安装cable下载线的驱动了，但是线的驱动还是留在的vivado安装后的文件里，执行如下命令即可安装：cd/
Xilinx
/Vivado/2018.2/data
跃祥666888
·
2020-08-08 01:11
FPGA
xilinx
挂载网络文件系统（NFS）使用QSPI TFTP服务器
写在前面：1.PC机上要搭建好一个TFTPserver,可以提供给target机tftpuImage和devicetree2.在一个linux机上搭建好一个NFSserver,建立好一个目录用来将文件系统解压到NFS目录一、烧写QSPIFLASH1.在SD卡启动模块下启动，进入U-BOOTHitanykeytostopautoboot:0zynq-uboot>zynq-uboot>2.确认QSPI
adolph88
·
2020-08-07 23:59
LINUX相关
verilog程序，ISE 10.1环境下，综合出错“ this signal is connected to multiple drivers.”
ISE调试手记，问题总结与解决（2）：背景：
Xilinx
公司的FPGA，ISE10.1开发环境，verilogHDL语言问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下：
zhenzhen90
·
2020-08-07 22:39
FPGA
时序约束之 set_max_delay / set_min_delay
下文参考
xilinx
ug903文档。set_max_delay用于覆盖默认的setup（recovery）约束。set_min_delay用于覆盖默认的hold（removal）约束。
cigarliang1
·
2020-08-07 22:54
如何理解FPGA的配置状态字寄存器Status Register
赛灵思FPGA开发圈今天
Xilinx
的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FPGA自己发送配置时钟信号
亦可西
·
2020-08-07 21:40
笔记
FPGA
技术文章日常转载
Xilinx
FPGA的配置
http://blog.sina.com.cn/s/blog_98d98c7f0102v4ex.htmlhttp://www.cnblogs.com/aikimi7/p/3499633.htmlFPGA配置方式目前spartan6、Vertex6系列FPGA可以支持多种配置方式：从配置时钟的来源可分为：MasterModes、SlaveModes，从数据读取方式可分为：Parallel、Seria
长弓的坚持
·
2020-08-07 21:39
FPGA开发
Xilinx
FPGA部分重配置操作流程
部分重配置，既动态配置部分芯片时，芯片的其他部分可正常工作，且向芯片中下载部分配置bit文件时，芯片的DONE脚不被拉低。使用FPGA的这一特性，可实现对芯片的分时复用。首先做部分重配置的FPGA内部必须要有TBUF，因为在部分可重配置中，重配置模块和其它模块的连接要使用由TBUF构成的总线宏（在设计中重配置模块不需要与其他模块连接的情况没考虑过）。SpartanII,SpartanIIE,Vir
长弓的坚持
·
2020-08-07 21:08
FPGA部分重配置
XILINX
FPGA和CPLD引脚约束步骤
XILINX
FPGA和CPLD管教约束1、
XILINX
CPLD引脚配置打开ISE，这个工程所用的芯片是CoolrunnerIICPLD系列的XC2C32A，找到floorplanIO-Pre-Synthesis
TianMa行空
·
2020-08-07 21:01
fpga/cpld
FPGA开机状态
我们都知道
Xilinx
的FPGA有三种功率M引脚，这是为了让我们配置三个引脚FPGA装载机模式，什么是主要的字符串、从字符串、并行等。，该手册有。
weixin_34348805
·
2020-08-07 20:48
Xilinx
7系列FPGA部分重配置【2】
在之前的“
Xilinx
7系列FPGA部分重配置【1】”中已经较为详细地记录了分别在工程模式（ProjectMode）和非工程模式（Non-ProjectMode）下、使用7系列的
Xilinx
FPGA芯片创建部分重配置
weixin_34248258
·
2020-08-07 20:26
verilog实现奇数倍分频
实现奇数倍分频在学习FPGA的过程中，最简单最基本的实验应该就是分频器了，同时分频器也是FPGA设计中使用频率非常高的基本设计之一，尽管在芯片厂家提供的IDE中集成了锁相环IP，如altera的PLL，
Xilinx
ISE
weixin_33816300
·
2020-08-07 20:38
FPGA约束设置
目前主流的FPGA厂家有
Xilinx
和Altera，不同厂家的FPGA使用的软件不一样，约束设置也不同，目前，altera的QuartusII软件已经能够支持Synposys的TCL语法格式的约束，其约束设置的命令与语法与
weixin_33794672
·
2020-08-07 20:33
Zynq ZC706 传统方式移植Linux -- 编译kernel 文件系统 devicetree
makeARCH=arm
xilinx
_zynq_defconfigmakeARCH=armCROSS_COMPILE=arm-
xilinx
-linux-gnueabi-uImageLOADADDR=0x000080002
weixin_30892987
·
2020-08-07 20:03
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