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UVM : uvm_event, uvm_event_pool

而在UVM中event进化成uvm_event，不仅仅拥有达成不同组件进程之间同步的功能，还能像TLM通信一样传递数据，并且作用范围更广（TLM通信只能在uvm_component之间，而uvm_event

ucanredo·2023-09-20 06:09

uvm中uvm_event, uvm_event_pool的用法

而在UVM中event进化成uvm_event，不仅仅拥有达成不同组件进程之间同步的功能，还能像TLM通信一样传递数据，并且作用范围更广（TLM通信只能在uvm_component之间，而uvm_event

Alfred.HOO·2023-09-20 06:04

UVM中config_db机制的使用方法

set函数与get函数的参数config_db机制用于在UVM验证平台间传递参数。他们通常是成对出现的。set函数时寄信，get函数是收信。

Alfred.HOO·2023-09-20 06:04

uvm白皮书练习_ch2_ch222只有factory机制

uvm白皮书练习_ch2_ch222只有factory机制factory机制的实现被集成在了一个宏中：uvm_component_utils。

不动明王呀·2023-09-20 06:32

uvm白皮书练习_ch2_ch221只有driver的验证平台之*2.2.1 最简单的验证平台

uvm白皮书练习ch221dut.sv这个DUT的功能非常简单，通过rxd接收数据，再通过txd发送出去。其中rx_dv是接收的数据有效指示，tx_en是发送的数据有效指示。

不动明王呀·2023-09-19 07:11

UVM学习笔记--sequence和sequencer(转)

https://blog.csdn.net/wonder_coole/article/details/906658761.UVMsequence机制的意义=======================UVM

嬉笑的皮皮虾·2023-09-18 10:18

uvm_sequence_library 中添加sequence类型的两种方式

uvm_sequence_library是从uvm_sequence扩展而来的，它是一个容纳了一系列其它sequences类型的容器，在启动时，它会根据模式从这系列sequences中选择并执行它们。

谷公子的藏经阁·2023-09-17 14:43

UVM Heartbeat机制

1.前言在硬件电路中，为了使系统在异常情况下能自动复位，一般都需要引入看门狗(Watchdog)。看门狗其实就是一个定时器电路。当看门狗启动后，计数器开始自动计数，经过一定时间，如果没有被清零，计数器溢出就会对CPU产生一个复位信号使系统重启（俗称“被狗咬”）。系统正常运行时，需要在看门狗允许的时间间隔内对看门狗计数器清零（俗称“喂狗”），不让复位信号产生。如果系统不出问题，程序保证按时“喂狗”，

谷公子的藏经阁·2023-09-17 14:42

谈谈UVM中的Factory机制

为了遵循验证计划完成不同的验证任务，用户可能需要扩展原始的通用验证环境。验证过程是动态的，可重用验证环境的开发人员无法预见未来每一个cornercase验证的项目需求。UVMfactory是经典软件开发中工厂设计模式（factorydesignpattern）的实现，该模式用于创建通用代码，从而在运行时（run-time）确定对象的确切子类型。对于以下可重用的类定义：//UVMNon-Factor

数字芯片实验室·2023-09-17 11:38

windows+modelsim+UVM

完成下载和安装，在安装文件夹中可以看到uvm-1.1d，这是我们使用的uvm版本。在uvm-1.1d/win64下有uvm_dpi.dll文件，这是已经编译过的uvm库。2.编写sim.d

暮阳晨鼓·2023-09-13 23:13

【ICer的脚本练习】脚本使用的思维培养 —— 关键词查找

场景跑完仿真之后，想查一个uvm定义的关键词在源码中的位置，后者想查查一个RTL中使用的宏是在哪个文件中定义的有没有被后续文件修改。

尼德兰的喵·2023-09-10 05:28

uvm_config_db

从uvm_resource_db中扩展而来，体现在set()/get()上classuvm_config_db#(typeT=int)extendsuvm_resource_db#(T);setstaticfunctionvoidset

li_li_li_1202·2023-09-08 12:42

初入行的IC工程师，如何快速提高自己的竞争力？

学习是第一任务对于IC工程师们来说，数电模电、Verilog/SV、Linux、UVM、EDA工具、项

IC修真院·2023-09-07 20:28

UVM中的正则匹配

在UVM中，提供了uvm_re_match函数来支持正则匹配，默认为C版本，定义为：intuvm_re_match(constchar*re,constchar*str)参数re为正则表达式，str为要匹配的字符表达式

谷公子的藏经阁·2023-09-07 01:45

随心记录0816

+徐火火+·2023-09-07 01:14

数字IC常考题（单选、多选、编程）

欲产生序列信号11010111，则至少需要（）级触发器以下关于SystemVerilog的描述，正确的UVM层次化结构中，最顶层的部件类型

Cheeky_man·2023-09-06 08:54

数字IC面试题笔记

、RISC-V、MISP)2.RTL：用Verilog、systemVerilog、VHDL描述电路(时钟域描述、时序组合逻辑描述：时钟沿、组合逻辑描述：电平)3.功能仿真：理想状态下的仿真4.验证：UVM

TaylorS_SF·2023-09-04 03:52

从源码角度来看UVM phase

说到UVMphase我们就知道是UVM一个很重要的特性，从用户角度来讲，其实就是一些很简单的应用规则，能够极大地提升编码的效率，简化代码复杂度，提高debug的效率。

li_li_li_1202·2023-09-01 07:16

小王日记210609

心里一直想着我还要学习，我的sv和uvm还没有学完，总感觉有东西压着我，我一直在提醒自己，学不好，就没办法跳槽，劲，蹭的一下就上来了。

码字精灵不二鱼·2023-08-30 19:20

芯片设计全流程知识点总结

目录1、低功耗工具2、综合的步骤、工具3、状态机4、异步复位同步释放5、同步复位与异步复位对比6、运算符优先级7、FIFO深度设计8、UVM中phase的执行顺序9、三极管10、静态时序分析11、跨时钟域信号处理

GGbao_·2023-08-30 02:20

UVM知识点总结-寄存器模型

UVM中的寄存器模型寄存器模型的优势：在没有寄存器模型之前，只能启动sequence通过前门（FRONTDOOR）访问的方式来读取寄存器，局限较大，在scoreboard（或者其他component）中难以控制

+徐火火+·2023-08-26 23:50

Error-[ NYINM] Unsupported systemverilog feature，Found ‘ interface’ inside interface before ‘endinte

一般出现这种UVM基础的类声明也会报错的情况，八成是前面的代码出了某种错误（类似的还有什么driver,monitor定义报错），VCS又检查不出来，只好在这里卡住。

泸高这个碉堡是我炸的·2023-08-20 13:25

UVM学习——搭建简单的UVM平台

在路上-正出发·2023-08-19 05:09

UVM学习知识点

UVM构建include和importpkg区别.sv.svhhdl_top.sv和hvl_top.sv回顾uvm_config，以及自定义uvm_configverilog:parameter、defparam

zianren·2023-08-17 08:04

1. uvm_pkg.sv

`ifndefUVM_PKG_SV`defineUVM_PKG_SV`include"uvm_macros.svh"packageuvm_pkg;`include"dpi/uvm_dpi.svh"`include"base

Poisson_Lee·2023-08-15 16:55

sequence、item、driver

新手上路在UVM世界，利用其核心特性，在创建了组件和顶层环境，并且完成组件之间的TLM端口连接以后，接下来就可以使得整个环境开始运转了。

狮驼岭上的小钻风·2023-08-14 19:06

sequencer和sequence

●面对多个sequence如果需要同时挂载到sequencer时，那就面临着仲裁的需要，uvm_sequencer自带有仲裁特性

狮驼岭上的小钻风·2023-08-14 19:06

uvm通信

TLM通信在芯片开发流程中，有两个地方对项目的助推起到了关键作用:系统原型、芯片验证系统原型一般是通过硬件功能描述文档来模拟硬件行为，而行为要求不同于RTL模型。系统原型可以提供一个准确到硬件比特级别、按照地址段访问、不依赖于时钟周期的模型，该模型通常基于SystemC语言，而系统原型中各个模块通过TLM可以实现宽松时间范围内的数据包传输。芯片验证是在RTL模型初步建立后，通过验证语言和方法学例如

狮驼岭上的小钻风·2023-08-14 19:36

基于python的uvm仿真脚本

声明：本文中的大多数代码都来源于张强编著的《UVM实战》，这本书是初入职场时导师买的一本书，也引导我走上了验证工程师之路，在这里向作者表示感谢，也谢谢我的导师。

是小黄同学呀~~·2023-08-10 09:38

user-defined phase 自定义uvm_phase

code=83c3b8b8799e11ec8a7585ec8adb0e95先来回顾一下phase是怎么从上面被调用起来的：uvm_domain::g

li_li_li_1202·2023-08-09 21:01

questasim常见问题解决方案

问题描述一：**Error:(vlog-13069)E:/questasim_project/UVM_platform/my_driver.sv(5):near"uvm_driver":syntaxerror

不吃葱的酸菜鱼·2023-08-03 19:12

1-搭建一个最简单的验证平台UVM，已用Questasim实现波形！

UVM-搭建一个最简单的验证平台，已用Questasim实现波形1，背景知识2，".sv"文件搭建的UVM验证平台，包括代码块分享3，Questasim仿真输出（1）compileall，成功！

向兴·2023-08-03 19:41

实验报告6-利用Modelsim搭建一个UVM验证平台并跑通程序显示波形

实验报告6-利用Modelsim搭建一个UVM验证平台并跑通程序显示波形1，背景知识2，搭建一个UVM验证平台3，确定几个重要组件的代码，全部都是.sv文件。

向兴·2023-08-02 09:57

谈一谈UVM中的p_sequencer

先从SystemVerilog的语法说起我们先来看一个简单的例子：bird是一个基类classbird;bit[3:0]src=0;bit[3:0]drc=1;virtualtaskexec_task();$display("inbird");endtaskendclassparr是一个bird的扩展类classparrextendsbird;bit[3:0]test=2;virtualtaske

li_li_li_1202·2023-08-01 14:16

UVM重点归纳（快收藏 !）

factory机制利用工厂机制的一般实现步骤：1.继承范式：classcomp_type/obj_typeextendsuvm_component/uvm_object;实例：classcomp1/obj1extendsuvm_component

IC修真院·2023-07-31 20:37

【IC萌新虚拟项目】ppu整体uvm验证环境搭建

关于整个虚拟项目，请参考：【HISIIC萌新虚拟项目】PackageProcessUnit项目全流程目录_尼德兰的喵的博客-CSDN博客前言本篇文章完成ppu整体uvm环境搭建的指导，在进行整体环境搭建之前

尼德兰的喵·2023-07-27 11:00

【System Verilog和UVM基础入门22】set_type_override_by_type

set_type_override_by_typepurevirtualfunctionvoidset_type_override_by_type(uvm_object_wrapperoriginal_type

开心快乐的·2023-07-21 21:08

【System Verilog and UVM基础入门14】UVM寄存器模型

第14讲UVM寄存器模型从小父亲就教育我，要做一个对社会有用的人！

开心快乐的·2023-07-21 21:37

UVM实战读书笔记-----持续更新

附录：systemverilog使用简介SystemVerilog是一种面向对象的编程语言，面向对象语言最重要的特点是所有的功能都要在类（class）里实现。一、结构体的使用structanimal{charname[20];intbirthday;/*example:20030910*/charcategory[20];/*example:bird,non_bird*/intfood_weigh

eachanm·2023-07-17 16:30

UVM学习笔记--寄存器模型 Register Model

1.寄存器模型(Registermodel)简介UVM的寄存器模型是一组高级抽象的类，用来对DUT中具有地址映射的寄存器和存储器进行建模。

一只迷茫的小狗·2023-07-16 16:17

UVM 平台仿真，如何在harness中get testcase得名字

UVM平台仿真，如何在harness中gettestcase得名字uvm得平台在harness想要get到tc得名字如何实现？

吱欧周789·2023-06-22 03:58

SVA介绍(一）

UVM擅长将需要验证的代码抽象成xaction级别，从而时间对验证对象的端到端比较。然而,对那些与时序强相关的代码如调度，验证效果不佳。对时序强相关的验证，可以通过SVA实现白盒验证。

weixin_39662684·2023-06-22 03:28

数字IC验证：Hands-on Coding之Harness Interface与内部的Interfaces

写在前面：之前的博客都是纯理论，虽然基础理论也很重要，但是最近几个月的实习，让我越来越感受到把理论（包括对SV语法的掌握，以及UVM体系的理解）转化成Coding不是一蹴而就的。

IC Beginner·2023-06-22 02:53

【前端验证】通关寄存器与ral_model —— apb agent组件编写

前言【前端验证】通关寄存器与ral_model——一键式脚本gen_reg以上一篇文章为分界线，从这一篇博客开始进入ral_model在uvm环境中的集成环节。

尼德兰的喵·2023-06-19 19:05

UVM中uvm_config_db机制背后的大功臣

1.前言本次讲一下UVM中的uvm_config_db，在UVM中提供了一个内部数据库，可以在其中存储给定名称下的值，之后可以由其它TB组件去检索。

谷公子的藏经阁·2023-06-19 00:05

I2C学习笔记——00apb_tb、mst_seq_lib、test(env、test_sequence、test)

apb_tb:tb是在dut侧；导入tests、if文件；设定周期、复位；例化接口，将接口config_db到uvm_test_top.env.mst和slv中；`timescale1ps/1psimportuvm_pkg

林vv·2023-06-13 18:22

IC验证学习笔记（MCDF）UVM实验2b-测试的开始与结束

二、测试的开始和结束UVM验证环境测试的开始、环境构建的过程、连接以及结束的控制。tb.sv通过uvm_config_db完成了各个接口从TB(硬件一侧)到验证环境mcdf_env(软件一侧)的传递。

林vv·2023-06-13 18:52

【RISC_V课程笔记】导论

取指(if),译码(id),执行(ex)cpu中断系统的设计以cpu为核心的SOC设计，完成rom,ram,time的外设的设计用uvm对cpu进行验证(systemverilog)理论数字逻辑电路数字信号

Dovake·2023-06-13 10:34

UVM--TLM2.0通信

TLM2.0通信TLM2.0是SystemC模型之间的核心传输方式，它于2009年发布并随后成为IEEE标准IEEE1666-2011。与TLM1.0相比，TLM2.0提供了更丰宫、更强大的传输特性，主要包括：•双向的阻塞或非阻塞接口；•时间标记；•统一的数据包。通过这些特性，TLM2.0使得接口之间的通信更趋于标准化，更容易为系统构建抽象模型。虽然TLM2.0开始作为SystemC标准库的一部分

创芯人-- Fly·2023-06-11 21:55

I2C学习笔记——00apb_slv侧 drv变化

APBslave侧：apb_slave_driver.svh：例化config；注册；virtualvif；增加了bit[31:0]mem[bit[31:0]]来存放数据；声明函数new(stringname,uvm_componentparent

林vv·2023-06-11 20:46

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