E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
卷积网络verilog
verilog
中forever always_这才是用Gvim写
Verilog
的正确方式
环境：RedHatLinux，工具：GVim，Emacs为了高效的编写
Verilog
，通常有些编辑器插件可以自动生成代码，比如自动端口定义，自动连线，自动实例化等等。
weixin_39611031
·
2023-09-10 18:27
verilog
中forever
always
windows
gvim
打开目录
System
Verilog
学习笔记—随机化约束的控制
目录1.控制多个约束块儿constraint_mode()2.控制随机变量2.1rand_mode()2.2randomize()with{}2.3randomize单独控制变量3.回调函数pre_randomize和post_randomize4.约束的重载（覆盖）4.1使用constraint_mode(0)关闭约束后用randomize_with{}重新定义约束4.2子类extends父类，
Verification_White
·
2023-09-10 18:26
SV学习笔记
systemverilog
Verilog
1995 VS
Verilog
2001
2001年3月IEEE正式批准了
Verilog
‐2001标准（IEEE1364‐2001），与
Verilog
‐1995相比主要有以下提高。
简单同学
·
2023-09-10 18:56
Verilog
Verilog1995
Verilog2001
HDL4SE：软件工程师学习
Verilog
语言（十）
10状态机经过前面的学习，应该已经了解
verilog
的基本用法了。然而对于初学者，可能很奇怪的发现，似乎还是不会做什么东西，如果遇上一个比较复杂的问题，感觉还是无从下手。
饶先宏
·
2023-09-10 18:56
笔记
visual
studio
code
verilog
c语言
有限状态机
记一次使用 i
verilog
+ gtkwave 测试
verilog
使用
Verilog
和GTKwave测试本文在windows10、raspbian和ubuntu20.04上测试通过，其它平台请参考官方文档i
verilog
会用到的网址：i
verilog
官网：http:/
下午两点半
·
2023-09-10 18:56
小工具
FPGA
linux
经验分享
fpga
verilog
HDLBits_
Verilog
学习笔记(to be continued)
HDLBits_
Verilog
学习笔记(tobecontinued)文章目录
Verilog
LanguageProceduresAlwaysblock1练习Alwaysblock2阻塞VS非阻塞赋值语句练习
灰色芍药
·
2023-09-10 18:56
FPGA
学习
fpga开发
Linux中
verilog
-mode使用方法总结
https://www.veripool.org/wiki/
verilog
-mode/
Verilog
-mode_veritedium
Verilog
-Mode:ReducingtheVeri-TediumWilsonSnyderwsnyderATwsnyder.orgSNUGSanJose2001
Alfred.HOO
·
2023-09-10 18:55
Verilog
verilog-mode
仲裁器设计二—round_robin
前言轮询优先仲裁常用于valid—ready握手的mux或者记录模块中选出或者写入的entry，工作中以前经常使用，但是没有深入学习理解其原理，最近刚好有时间，所以详细学习一下其算法原理，在这里进行记录，并贴出
verilog
bendandawugui
·
2023-09-10 18:55
soc设计
Verilog
_mode常用的几个用法
一：
verilog
mode中如何使用正则表达在顶层实例化时，有大量的信号需要重新命名，使用模板的话会增加大量的注释内容，不过往往这些信号命名有特定的规律，我们可以使用正则表达式来处理，下面举几个例子：1
bendandawugui
·
2023-09-10 18:24
Verilog
mode
论文阅读“Self-supervised Graph Convolutional Network for Multi-view Clustering”
etal.Self-supervisedGraphConvolutionalNetworkforMulti-viewClustering[J].IEEETransactionsonMultimedia,2021.摘要翻译现有的基于图
卷积网络
掉了西红柿皮_Kee
·
2023-09-10 16:20
【轻量型
卷积网络
】MobileNet系列：MobileNet V2网络解析
【轻量型
卷积网络
】MobileNet系列：MobileNetV2网络解析文章目录【轻量型
卷积网络
】MobileNet系列：MobileNetV2网络解析1.介绍1.1V1存在的问题1.2解决方法2.模型
笃℃
·
2023-09-10 13:13
计算机视觉
#
卷积网络
网络
深度学习
计算机视觉
深入浅出学
Verilog
--基础语法
1、简介
Verilog
的语法和C语言非常类似，相对来说还是非常好学的。和C语言一样，
Verilog
语句也是由一连串的令牌（Token）组成。
孤独的单刀
·
2023-09-10 11:54
Verilog语法
fpga开发
Verilog
Xilinx
IC
Verilog入门
Verilog
学习日志（2021.6.29）
（1）编程语言一开始先在主流语言VHDL和
Verilog
中选一个，后期再考虑另外一个。学习一个语言，先学语法，然后学怎么用这个语言做设计，然后学习怎么用这个语言做验证。
Fantaasky
·
2023-09-10 11:54
Verilog学习日志
fpga
verilog
【数字IC/FPGA】
Verilog
中的递归调用
参考文章在
Verilog
2001中，模块的递归调用是可能的，引用下面的一段话（出自上面的参考文章）Manydesignersthinkthatrecursivetechniquescannotbeappliedtohardwaredesign.I
FPGA硅农
·
2023-09-10 07:10
数字IC进阶
fpga开发
数字IC
【数字IC/FPGA】
Verilog
中的force和release
在
Verilog
中，将force用于variable会覆盖掉过程赋值，或者assign引导的连续（proceduralassign）赋值，直到release。
FPGA硅农
·
2023-09-10 07:10
数字IC设计
fpga开发
数字IC设计
单核香山处理器memory list，总计2789K比特
nanhu-clockdiv2@XiangShanmake
verilog
NUM_CORES=1。跑了一天一夜终于出结果了，仔细检视了一下处理器memorylist，总计2789k比特。
前滩西岸
·
2023-09-10 05:18
chisel
verilog
riscv
xiangshan
chisel
基于fpga实现tft屏幕显示数字、字母
简介开发平台：ZYNQ开发工具：Vivado2018.3tft屏幕分辨率：800*480在PL端使用纯
verilog
实现bitmap模块，基于该模块实现在tft屏幕显示数字0-9，以及FPGA字母Bitmap
学习就van事了
·
2023-09-09 16:11
FPGA
fpga开发
提升敲代码效率：SublimeLinter+i
verilog
实现代码语法检查
前言SublimeLinter是sublime的语法检查框架，安装这个插件是实现语法检查的前提，在安装了这个插件后，我们才可以安装使用特定语言的语法检查插件，比如对于
verilog
而言，有如下几种语法检查插件
学习就van事了
·
2023-09-09 16:10
其他工具
sublime
text
fpga开发
编辑器
AI+计算病理学：从前沿技术到临床应用|明晚19:30 【PhD Debate-18】
哔哩哔哩直播通道扫码关注AITIME哔哩哔哩官方账号预约直播8月15日19:30—21:3019:40-19:50侯文太图
卷积网络
驱动的组织病理图像智能分析方法19:50-20:00林天成基于因果干预的全景病理图多实例学习方法
AITIME论道
·
2023-09-09 13:58
人工智能
AI+计算病理学：从前沿技术到临床应用|8月24日预告 【PhD Debate-18】
哔哩哔哩直播通道扫码关注AITIME哔哩哔哩官方账号预约直播8月15日19:30—21:3019:40-19:50侯文太图
卷积网络
驱动的组织病理图像智能分析方法19:50-20:00林天成基于因果干预的全景病理图多实例学习方法
AITIME论道
·
2023-09-09 13:28
人工智能
CVPR 2022 | ViT-Slim：一种灵活高效的视觉Transformer搜索策略
卷积网络
版的networkslimming在ICCV2017上被提出，作为神经网络剪枝领域代表性的工作之一，目前已被引用超过1400次，五年之后的CVPR2022，原作者团队跟Meta、印度理工学院等机构
Amusi（CVer）
·
2023-09-09 11:18
计算机视觉
机器学习
人工智能
深度学习
python
ICLR 2022 | 无需训练！As-ViT：自动扩展视觉Transformer
当前VisionTransformers（ViT）领域有两个主要的痛点：1、缺少对ViT进行设计和扩展的有效方法；2、训练ViT的计算成本比
卷积网络
要大得多
Amusi（CVer）
·
2023-09-09 11:18
算法
python
计算机视觉
神经网络
机器学习
verilog
学习笔记7——PMOS和NMOS、TTL电路和CMOS电路
文章目录前言一、PMOS和NMOS1、NMOS2、PMOS3、增强型和耗尽型4、两者面积大小二、CMOS门电路1、非门2、与非门3、或非门4、线与逻辑5、CMOS传输门6、三态门三、TTL电路四、TTL电路VSCMOS电路五、数字电平六、使用CMOS电路实现逻辑函数1、上拉网络PUN2、下拉网络PDN3、实现逻辑表达式前言2023.9.7一、PMOS和NMOS1、NMOS截止区：VGSVih>Vt
_lalla
·
2023-09-09 10:35
Verilog学习笔记
学习
pmos
nmos
TTL
同步FIFO的
verilog
实现（2）——高位扩展法
一、前言在之前的文章中，我们介绍了同步FIFO的
verilog
的一种实现方法：计数法。其核心在于：在同步FIFO中，我们可以很容易的使用计数来判断FIFO中还剩下多少可读的数据，从而可以判断空、满。
apple_ttt
·
2023-09-09 08:32
fpga基础
fpga
fpga开发
FIFO
verilog
uvm_config_db
systerm
verilog
支持override(重写)，同名函数，同样的参数；但是不支持overlo
li_li_li_1202
·
2023-09-08 12:42
论文解读 | KPConv——点云上的可形变
卷积网络
原创|文BFT机器人《KPConv:FlexibleandDeformableConvolutionforPointClouds》是一篇发表于2019年的研究论文，作者为HuguesThomas、CharlesR.Qi、Jean-EmmanuelDeschaud、BeatrizMarcotegui和FrançoisGoulette。这篇论文关注于点云数据上的卷积操作，提出了一种名为KPConv的卷
BFT白芙堂
·
2023-09-08 08:20
网络
SECOND：Sparsely Embedded Convolutional Detection
在处理点云激光雷达数据时，基于体素的三维
卷积网络
已经被用于增强信息的保留，然而推理速度慢和方位估计性能低。论文工作1.将稀疏卷
飞大圣
·
2023-09-08 04:13
神经网络
自动驾驶
算法
神经网络
初入行的IC工程师，如何快速提高自己的竞争力？
学习是第一任务对于IC工程师们来说，数电模电、
Verilog
/SV、Linux、UVM、EDA工具、项
IC修真院
·
2023-09-07 20:28
IC
IC工程师
SpinalHDL的使用和开发经验研讨会
SpinalHDL始于2014年，最初是作为VHDL/
Verilog
的替代而做的创新尝试，伴随着数年来开源硬件设计的蓬勃发展，基于开源技术的硬件设计方法和范式逐渐受到业界的关注。
·
2023-09-07 14:02
硬件云计算云存储
Verilog
基础知识
1、数值种类
Verilog
HDL有下列四种基本的值来表示硬件电路中的电平逻辑：0：逻辑0或“假”1：逻辑1或“真”x或X：未知x意味着信号数值的不确定，即在实际电路里，信号可能为1，也可能为0。
二炮
·
2023-09-07 12:34
Verilog
fpga开发
Faster RCNN
该网络首先输入图像到
卷积网络
中，生成该图像的特征映射。在特征映射上应用RegionProposalNetwork，返回objectproposals和相应分数。
毕竟是shy哥
·
2023-09-07 10:13
人工智能
DenseNet(密集连接的
卷积网络
)
3.2TransitionLayer的实现3.3DenseNet网络3.4DenseNet-121网络4.测试前言DenseNet是指Denselyconnectedconvolutionalnetworks（密集
卷积网络
sjx_alo
·
2023-09-07 09:58
机器视觉
深度学习
网络
深度学习
计算机视觉
Verilog
代码规范
搬自https://hitsz-cslab.gitee.io/cpu/home/codingstyle/1.标题命名规范1.1标题文件命名规范仿真文件应使用后缀“_sim”，如modulename_sim；测试文件应使用后缀“_tb”，如modulename_tb。1.2模块命名规范一个文件只定义一个module；module名应与文件名一致；module名用小写英文表示。1.3信号命名规范用小写
码尔泰
·
2023-09-07 08:42
代码规范
fpga开发
【FPGA】通俗理解从VGA显示到HDMI显示
注：大部分参考内容来自“征途Pro《FPGA
Verilog
开发实战指南——基于AlteraEP4CE10》2021.7.10（上）”贴个下载地址：野火FPGA-Altera-EP4CE10征途开发板_核心板
GGGLF
·
2023-09-07 07:38
fpga开发
集成电路设计开源EDA软件yosys详解1：工具安装
yosys为一套开源的针对
verilog
的rtl综合框架，从本节开始将详细介绍工具的使用，并详细对源代码进行分析和讲解，首先介绍一下工具的安装和使用。
I_belong_to_jesus
·
2023-09-07 06:05
FPGA+EDA
fpga开发
EDA
EDA开源仿真工具verilator入门1：安装和测试
Verilator介绍Verilator是一种开源的
Verilog
/System
Verilog
仿真器，可用于编译代码以及代码在线检查，Verilator能够读取
Verilog
或者System
Verilog
I_belong_to_jesus
·
2023-09-07 06:05
FPGA+EDA
fpga开发
verilator
verilog
verilog仿真
EDA
System
Verilog
中的packed array和unpacked array
packedarray:维度声明在标识符名字之前。unpackedarray:维度声明在标识符名字之后。例如一维数组的例子：bit[7:0]c1;//packedarrayofscalarbittypesrealu[7:0];//unpackedarrayofrealtypes多维数组同样是支持的，例如多维的packedarray:bit[0:11][7:0]stringvar="Hellowor
I_belong_to_jesus
·
2023-09-07 06:05
verilog
System
Verilog
FPGA图像处理基础~sobel算子
整体呈现：（来自百度百科）
verilog
实现方法：always@(pose
NoNoUnknow
·
2023-09-07 05:48
图像处理
人工智能
pytorch-构建卷积神经网络
构建卷积神经网络
卷积网络
中的输入和层与传统神经网络有些区别，需重新设计，训练模块基本一致importtorchimporttorch.nnasnnimporttorch.optimasoptimimporttorch.nn.functionalasFfromtorchvisionimportdatasets
W_en丶
·
2023-09-07 05:54
pytorch
cnn
人工智能
36种水果和蔬菜识别（pytorch框架，深度
卷积网络
模型，可以实现照片连续识别和视频识别）
1.效果视频：36种水果和蔬菜识别（pytorch框架，深度
卷积网络
模型，可以实现照片连续识别和视频识别）_哔哩哔哩_bilibili2.项目文件夹第一个文件夹（data）：装载的是原始图像第二个文件夹
深度学习的奋斗者
·
2023-09-07 03:21
生物技术与深度学习结合
pytorch
人工智能
python
随心记录0816
uvm_hdi_deposit2.postrandomize函数的使用方法【验证小白】随机中使用post_randomize的正确姿势_尼德兰的喵的博客-CSDN博客3.4.process用法system
verilog
+徐火火+
·
2023-09-07 01:14
开发语言
Verilog
——Chipscope简单实用的使用方法（基于ISE14.7 ）
Verilog
——Chipscope简单实用的使用方法（基于ISE14.7）FPGA程序设计也避免不了需要进行在线调试工作，XILINX的ISE提供了Chipscope工具进行在线调试。
Footprints明轩
·
2023-09-07 00:20
Verilog
fpga
verilog
debug
Verilog
——一个简单仲裁器的实现
Verilog
——一个简单仲裁器的实现仲裁器基本功能仲裁器(arbiter)的主要功能是，多个source源同时发出请求时，根据当前的优先级来判断应响应哪一个source。
Footprints明轩
·
2023-09-07 00:20
Verilog
硬件
仲裁器
Verilog
FPGA
Verilog
——双向IO口的FPGA实现
双向IO口的FPGA实现双向IO口的
Verilog
试验主要功能模块代码仿真代码仿真结果双向IO口的
Verilog
试验主要功能为深入理解双向端口的使用，进行本仿真试验，完成一个类似可修改数值的计数器。
Footprints明轩
·
2023-09-07 00:50
Verilog
verilog
Verilog
——`include等预编译指令实例
Verilog
与C语言包含头文件类似的预编译指令包括以下：`define`include`ifdef`elsif`else`endif需要注意`include指令后面对.vh文件的引用必须包含文件的绝对路径
Footprints明轩
·
2023-09-07 00:50
Verilog
硬件
verilog
fpga
论文阅读：SERE: Exploring Feature Self-relation for Self-supervised Transformer
Abstract使用自监督学习为
卷积网络
（CNN）学习表示已经被验证对视觉任务有效。作为CNN的一种替代方案，视觉变换器（ViT）具有强大的表示能力，具有空间自注意力和通道级前馈网络。
BlueagleAI
·
2023-09-06 21:25
论文阅读
transformer
深度学习
Error (10200):
Verilog
HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)
1、项目场景：在
verilog
文件中使用按键判断时出现报错Error(10200):
Verilog
HDLConditionalStatementerroratkey_clock.v(402):cannotmatchoperand
混子王江江
·
2023-09-06 20:25
FPGA
fpga开发
同步FIFO的
verilog
实现（1）——计数法
一、FIFO概述1、FIFO的定义FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有地址线，使用起来简单，缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2、FIFO的作用（1）跨时钟域的数据传输（2）对不同宽度的数据进行位宽转换（3）数据缓存3、FIFO的分
apple_ttt
·
2023-09-06 20:23
fpga基础
fpga开发
FIFO
verilog
fpga
FPGA/IC秋招面试题 1(解析版)
1.
Verilog
语言中，下面哪些语句不可被综合()A.#delay语句B.initial语句C.always语句D.用generate语句产生的代码考察可综合和不可综合语句。
咖啡0糖
·
2023-09-06 13:18
FPGA面试题
fpga开发
数字IC常考题（单选、多选、编程）
欲产生序列信号11010111，则至少需要（）级触发器以下关于System
Verilog
的描述，正确的UVM层次化结构中，最顶层的部件类型
Cheeky_man
·
2023-09-06 08:54
学习总结
数字IC
数字IC
上一页
34
35
36
37
38
39
40
41
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他