E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
卷积网络verilog
System
Verilog
-packed array以及unpacked array
如下声明：logic[7:0]data[255:0]维度在标识符前面的部分称为packedarray，在标识符后面的部分称为unpackedarray，一维的pakcedarray也称为vector。packedarraypackedarray只能由单bit数据类型（bit,logic,reg）、enum以及其他packedarray和packedstructure组成。packedarray保证
mrbone11
·
2023-08-25 04:29
System
Verilog/
Verilog
verilog
system
verilog
fpga开发
eda
System
Verilog
-数据类型
System
Verilog
数据类型分为两大类，一类是变量（variable），一类是网线（net）。
mrbone11
·
2023-08-25 04:59
System
Verilog/
Verilog
system
verilog
verilog
fpga开发
Xilinx FPGA RAM存储资源
verilog
可综合描述方法
1概述在FPGA设计中经常要使用片内RAM资源来缓存数据。对于XilinxFPGA器件，片内存储资源分为块存储BlockRAM和分布式存储DistributedRAM。BlockRAM为硬核，不会占用触发器FF和查找表LUT这类逻辑资源。而DistributedRAM是通过LUT和FF搭建而成，会占用逻辑资源。因此，在进行程序设计时会优先考虑使用BlockRAM资源。一般情况下，要使用Xilinx
MmikerR
·
2023-08-24 19:27
#
verilog
fpga开发
verilog
fpga
xilinx
Verilog
相等运算符之相等和全等
相等==和!==称为逻辑等式运算符，其结果由两个操作数的值决定。真值表如下：==01xz010xx101xxxxxxxzxxxx全等===和!===常用于case表达式的判别，所以又称为case等式运算符。它是对操作数进行按位比较，两个操作数必须完全一致，结果才为1。若两个操作数对应位都出现不定值x或高阻值z，则也可认为是相同的。真值表如下：===01xz0100010100x0010z0001之
蒋楼丶
·
2023-08-24 14:39
FPGA
fpga开发
Verilog
语法学习——边沿检测
边沿检测代码moduleedge_detection(inputsys_clk,inputsys_rst_n,inputsignal_in,outputedge_rise,outputedge_down);//存储上一个时钟周期的输入信号regsignal_in_prev;always@(posedgesys_clkornegedgesys_rst_n)beginif(!sys_rst_n)sig
灵风_Brend
·
2023-08-24 14:38
Verilog语法学习
学习
fpga开发
计算机视觉入门 6） 数据集增强（Data Augmentation）
系列文章目录计算机视觉入门1）卷积分类器计算机视觉入门2）卷积和ReLU计算机视觉入门3）最大池化计算机视觉入门4）滑动窗口计算机视觉入门5）自定义
卷积网络
计算机视觉入门6）数据集增强（DataAugmentation
Avasla
·
2023-08-24 08:13
深度学习
计算机视觉
深度学习
人工智能
tensorflow
计算机视觉入门 5）自定义
卷积网络
系列文章目录计算机视觉入门1）卷积分类器计算机视觉入门2）卷积和ReLU计算机视觉入门3）最大池化计算机视觉入门4）滑动窗口计算机视觉入门5）自定义
卷积网络
计算机视觉入门6）数据集增强（DataAugmentation
Avasla
·
2023-08-24 08:43
深度学习
计算机视觉
人工智能
tensorflow
甜椒叶病害识别（Python代码，pyTorch框架，深度
卷积网络
模型，很容易替换为其它模型，带有GUI识别界面）
代码运行要求：Torch>=1.13.1即可1.数据集介绍：第一个文件夹是细菌斑叶（3460张）第二个文件夹是健康（4024张）2.整个文件夹data文件夹存放的是未被划分训练集和测试集的原始照片picture文件夹存放的是经hf.py对data文件夹处理后，生成的训练集和测试集照片CNN.pth存放的是经train.py训练后的模型参数GUI.py可以调用训练好的网络模型参数对多张照片连续进行识
深度学习的奋斗者
·
2023-08-24 04:50
生物技术与深度学习结合
python
开发语言
苹果叶病害识别（Python代码，pyTorch框架，深度
卷积网络
模型，很容易替换为其它模型，带有GUI识别界面）
代码运行要求：Torch>=1.13.1即可1.数据集介绍：AppleScab类文件夹图片BlackRot类文件夹图片CedarAppleRust文件夹healthy文件夹2.整个项目data文件夹存放的是未被划分训练集和测试集的原始照片picture文件夹存放的是经hf.py对data文件夹处理后，生成的训练集和测试集照片CNN.pth存放的是经train.py训练后的模型参数GUI.py可以调
深度学习的奋斗者
·
2023-08-24 04:20
python
开发语言
5种经典
卷积网络
5种经典
卷积网络
将要介绍的5种
卷积网络
如下：一：LetNetLetNet由YannLeCun于1998年提出，是
卷积网络
的开篇之作。通过共享卷积核减少了网络的参数。
猿心不灭
·
2023-08-23 17:07
Computer
View
深度学习
卷积神经网络
tensorflow
经典模型
python
【Python机器学习】实验16 卷积、下采样、经典
卷积网络
文章目录卷积、下采样、经典
卷积网络
1.对图像进行卷积处理2.池化3.VGGNET4.采用预训练的Resnet实现猫狗识别TensorFlow2.2基本应用5.使用深度学习进行手写数字识别卷积、下采样、经典
卷积网络
Want595
·
2023-08-23 17:31
《
机器学习
》
python
机器学习
网络
HDLBits-
Verilog
学习记录 |
Verilog
Language-Basics（2）
7.Declaringwires|wiredeclproblem:Implementthefollowingcircuit.Createtwointermediatewires(namedanythingyouwant)toconnecttheANDandORgatestogether.NotethatthewirethatfeedstheNOTgateisreallywireout,soyoud
Time木0101
·
2023-08-23 10:28
IC学习
Verilog学习
IC设计学习
学习
IC设计
IC
芯片设计
Verilog
HDLBits-
Verilog
学习记录 | Getting Started
GettingStartedproblem:Buildacircuitwithnoinputsandoneoutput.Thatoutputshouldalwaysdrive1(orlogichigh).答案不唯一，仅共参考：moduletop_module(outputone);//Insertyourcodehereassignone=1;endmodule相关解释：top_module顶层模
Time木0101
·
2023-08-23 10:27
IC学习
Verilog学习
IC设计学习
学习
verilog
ic
芯片
芯片设计
芯片验证
HDLBits-
Verilog
学习记录 |
Verilog
Language-Basics（1）
1.Simplewireproblem:Createamodulewithoneinputandoneoutputthatbehaveslikeawire.moduletop_module(inputin,outputout);assignout=in;endmodule2.Fourwiresproblem:Createamodulewith3inputsand4outputsthatbehave
Time木0101
·
2023-08-23 10:27
IC学习
Verilog学习
IC设计学习
学习
IC
ic设计
IC验证
Verilog
verlilog语言实现十进制计数器
姓名：杨汉雄学号：19011210569【嵌牛导读】
Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能
d36a3fd5b3e4
·
2023-08-23 10:16
硬件描述语言
VERILOG
（二）
可综合设计
Verilog
硬件描述语言有类似高级语言的完整语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是，
Verilog
是描述硬件电路的，其建立在硬件电路的基础之上。
静一下1
·
2023-08-23 08:02
FPGA-10：设计个简单的cpu(真的简单！)
经过了之前的学习想必各位对
verilog
应该有了基本的基础那么，接下来，我们就来造cpu吧！
tastynoob
·
2023-08-22 20:43
FPGA
fpga
茶叶病害识别(Python代码，pyTorch框架，深度
卷积网络
模型，很容易替换为其它模型，带有GUI识别界面)
代码运行要求：Torch库>=1.13.1即可1.茶叶病害数据集(7类病害和1种正常)1.茶叶病害数据集介绍(这个茶病数据集包含茶叶，显示了茶的7种常见疾病：红叶斑藻类叶斑birdeyespot；灰枯病；白点；炭疽病；褐色枯萎病。茶叶病害数据集还包含一类健康茶叶。每个类都包含100多个图像)2.每类照片展示3整体文件夹data文件夹存放的是未被划分训练集和测试集的原始照片picture文件夹存放的
深度学习的奋斗者
·
2023-08-22 17:50
生物技术与深度学习结合
python
pytorch
开发语言
番茄（西红柿）叶病害识别（Python代码，pyTorch框架，深度
卷积网络
模型，很容易替换为其它模型，带有GUI识别界面）
代码运行要求：Torch>=1.13.1即可1.数据集介绍：每一个文件夹里装有一类病害叶子的照片，一共10种类别，每种类别下有1100张照片从第一类到第十类分别如下图所示2.整体文件夹data文件夹存放的是未被划分训练集和测试集的原始照片picture文件夹存放的是经hf.py对data文件夹处理后，生成的训练集和测试集照片CNN.pth存放的是经train.py训练后的模型参数GUI.py可以调
深度学习的奋斗者
·
2023-08-22 17:46
生物技术与深度学习结合
python
pytorch
开发语言
深度学习
人工智能
cnn
神经网络改进：注重空间变化,权重参数调整，正则化， 熵的简单理解
K-means））神经网络改进：权重参数调整自注意力机制（数据间关联性）多注意力机制（加权）正则化（增加模型参数，不要拟合的太真）数学上解释正则化的作用为什么参数小模型会简单正则化正则化为什么可以防止过拟合
卷积网络
和循环神经网络让我们对神经元展开结构继续改造的能力
ZhangJiQun&MXP
·
2023-08-21 13:24
2023
AI
人工智能
VCS与Verdi联仿，简要万能工程模板，持续更新中...
VCS与Verdi联仿，简要工程模板，持续更新中…文章目录VCS与Verdi联仿，简要工程模板，持续更新中...一、背景二、编写工程模块三、使用工程模板四、仿真结果五、工程下载地址一、背景学习
verilog
Gkbytes
·
2023-08-21 07:28
verilog
verilog
defparam
verilog
defparam文章目录
verilog
defparam一、背景二、模块例化传参与defparam的对比2.1带参数模块例化的例子2.2defparam的例子三、defparam3.1例子一
Gkbytes
·
2023-08-21 07:28
verilog
Verilog
中的 条件语句\多路分支语句\循环语句
Verilog
中的条件语句\多分支语句\循环语句文章目录
Verilog
中的条件语句\多分支语句\循环语句一、背景二、if-else2.1标准结构2.2例子三、case-endcase3.1标准结构3.2
Gkbytes
·
2023-08-21 07:53
verilog
IP库新增经过实践的
Verilog
库
网上严重缺乏实用的
Verilog
设计。ProjectF库是尝试让FPGA初学者变得更好部分。
碎碎思
·
2023-08-21 05:23
tcp/ip
fpga开发
网络协议
网络
用于实体对齐的联合学习实体和关系表示2019 AAAI 8.7+8.8
用于实体对齐的联合学习实体和关系表示摘要介绍相关工作实体对齐图
卷积网络
问题公式我们的方法整体架构初步实体对齐图卷积层对齐训练近似关系表示联合实体和关系对齐实验总结摘要实体对齐是在不同知识图之间集成异构知识的一种可行方法
露葵025
·
2023-08-21 05:19
论文
学习
卷积网络
手动实现和nn实现
代码中涉及的图片实验数据下载地址：https://download.csdn.net/download/m0_37567738/88235543?spm=1001.2014.3001.5501（一）手动实现卷积算法代码：importosimporttorch.nn.functionalasFfromPILimportImageimportmatplotlib.pyplotaspltimportnu
satadriver
·
2023-08-21 04:55
强化学习
深度学习
机器学习
空洞
卷积网络
实现
代码中涉及的图片实验数据下载地址：https://download.csdn.net/download/m0_37567738/88235543?spm=1001.2014.3001.5501代码：importtorch.nnasnnimportnumpyasnpfrommatplotlibimportpyplotaspltimporttime#fromutilsimportget_accur,l
satadriver
·
2023-08-21 04:23
强化学习
深度学习
机器学习
去噪自编码深度
卷积网络
实战——地震去噪实战案例讲解
上一节课，我们给大家详细讲解了自编码卷积神经网络的用法，相信大家对卷积神经网络比较了解了，也看到了卷积神经网络的优秀性能。不过很多同学都有个疑问：前面一直都是对理想数据进行处理，这样有多大用处呢？那用在实际中是怎样应用的呢？第一节课我们讲过，自编码可以用在预训练、自动创作、自动填充、去除噪声、数据降维等等方向。今天我们就从最常见的降噪这项应用开始讲解。一、降噪自动编码的由来降噪自动编码器（Deno
科技州与数据州
·
2023-08-21 01:37
西工大计组实验单周期CPU
话说csdn为什么不能直接从md文档导入图片呢，害的我得手动放了半天图片1.实验要求使用
verilog
硬件描述语言设计一个单周期cpu完成基本模块的设计完成addu指令的验
codeqb
·
2023-08-21 01:02
组成原理
cpu
verilog
硬件
NLP中的RNN、Seq2Seq与attention注意力机制
也许你现在想的是，已经有像
卷积网络
这样表现非常出色的网络了
ZhangJiQun&MXP
·
2023-08-20 16:12
2023
AI
自然语言处理
rnn
人工智能
Verilog
入门
Verilog
入门本内容来自牛客网
Verilog
入门特别版1、一个没有输入和一个输出常数1的输出的电路，输出信号为onemoduletop_module(one);outputwireone;assignone
二炮
·
2023-08-20 14:52
FPGA
Verilog
fpga开发
notepad++
verilog
关键字自动补全
新建
verilog
.xml放在安装目录下D:\ProgramFiles(x86)\Notepad++\autoCompletion
向前行
·
2023-08-20 13:28
notepad++
System
Verilog
系列实验1
SYNOPSYS—System
Verilog
入门实验1文章目录SYNOPSYS---System
Verilog
入门实验1前言一、验证平台（环境）的透明度二、测试平台（环境）结构1.通用验证结构2.针对该实验的验证结构三
进击的砰砰砰
·
2023-08-20 13:26
system
verilog入门实验系列
fpga
systemverilog
system
verilog
学习（2）interface
本节主要内容：testbench与design的连接，
verilog
连接testbench与design的方法，SV的interface，stimulustiming，clockingblocks，timingregion
weixin_30386713
·
2023-08-20 13:56
system
verilog
1数据类型1四值数据：interger,logic,reg,wire;二值数据：byte，shortint，int，longint，bit2有符号：byteshortintintlongint,integer;无符号：bitlogicregwire3数据类型转化：1隐式转换；2显示转换->静态转换：转换表达式前加上单引号，不会对转换值做检查，转换失败也不知道；动态转换$cast(tgt,src)4
UpupED
·
2023-08-20 13:26
interview
python
System
verilog
接口 interface modport
一、接口的定义 System
Verilog
在
Verilog
语言基础上扩展了“接口”（interface）结构，System
Verilog
增加了新的端口类型—接口
小羊肖恩想
·
2023-08-20 13:25
systemverilog
Error-[ NYINM] Unsupported system
verilog
feature，Found ‘ interface’ inside interface before ‘endinte
在用VCS仿真时，出现如下图红色序号1所示的报错：报错的具体位置在下图中的红色箭头处。这个报错有些莫名其妙：因为红色箭头处只是一个简单类的声明。一般出现这种UVM基础的类声明也会报错的情况，八成是前面的代码出了某种错误（类似的还有什么driver,monitor定义报错），VCS又检查不出来，只好在这里卡住。建议检查前面编译的代码部分，可以采用注释的方式，注释掉某一部分，再次编译出现别的错误，说明
泸高这个碉堡是我炸的
·
2023-08-20 13:25
c#
System
verilog
Scheduling semantics
前言基于《IEEEStandardforSystem
Verilog
—UnifiedHardwareDesign,Specification,andVerificationLanguage》4章的学习和自己的理解
吹爆大气球
·
2023-08-20 13:55
systemverilog
【System
Verilog
之 接口】~ Interface
本章目录：1.接口interface1.1什么是接口？1.2为什么要用接口呢（优势）？1.3举例说明1.4接口的定义与使用1.4.1练习参考文献声明1.接口interface1.1什么是接口？1.2为什么要用接口呢（优势）？答：接口可以带来很多便利，就好像Java中的对象一样，只需要定义一次，需要的时候拿来做例化就可以了。不用接口也可以，但如果我们的需求发生改变，那我们要改的东西那可就太多了，不利
IC二舅
·
2023-08-20 13:55
IC设计/验证
FPGA
集成测试
fpga开发
System
verilog
接口 interface modport使用说明
一、接口的定义 System
Verilog
在
Verilog
语言基础上扩展了“接口”（interface）结构，System
Verilog
增加了新的端口类型—接口，接口允许许多信号合成一组由一个端口表示，
一只迷茫的小狗
·
2023-08-20 13:24
Systemverilog
fpga开发
System
Verilog
中interface(接口)介绍
interface出现背景随着设计复杂度的增加，模块之间的连接也变得更加复杂。两个RTL模块之间可能有几十个连接信号，这些信号必须按照正确的顺序排列以使它们正确地通信。当在两个模块中增加一个新的信号的时候，不但需要编辑模块代码以增加新的端口，还需要编辑上一层次中连接器件的网单代码，任何一层次出现错误都会导致设计无法正常工作。传统方法：使用信号名映射的信号连接方法，但这无疑增加了代码输入量，而且很容
狮子座硅农（Leo ICer）
·
2023-08-20 13:54
systemVerilog语法
systemVerilog语法
system
Verilog
的interface（接口）介绍
1存在问题两个RTL模块之间可能有几十个连接信号，这些信号必须按照正确的顺序排列以使它们能正确地通信。问题：（1）信号线容易连接错；（2）添加或删除端口，上一层，或上上一层需要修改，比较复杂。2例子2.1arb_if.sv（接口文件）interfacearb_if(inputbitclk)logic[1:0]grant,request;logicrst;endinterface2.2arb.sv/
狮子座硅农（Leo ICer）
·
2023-08-20 13:54
芯片验证
芯片设计
systemVerilog
interface
接口
保姆级超硬核包会，System
Verilog
SV接口（interface ）
Verilog
通过模块间的端口来完成模块间的通信，SV在
Verilog
的基础上扩展了接口interface。引入interface可以简化模块儿之间的连接，将一组相关的信号可以封装到一起。i
Dypypp
·
2023-08-20 13:24
System
Verilog
fpga开发
System
Verilog
中结合interface实现输出数据总线的功能(2)
在上一篇文章中说明了如何使用System
Verilog
的interface来实现FPGA内部的输出数据总线功能，但仅给出了传输单个数据的方法。
JohnYork
·
2023-08-20 13:23
HDL
HDL
FPGA
打包数据总线
System
Verilog
interface使用说明
1.Interface概念System
Verilog
中引入了接口定义，接口与module等价的定义，是要在其他的接口、module中直接定义，不能写在块语句中，跟class是不同的。
一只迷茫的小狗
·
2023-08-20 13:53
Systemverilog
fpga开发
System
Verilog
之接口详解
1.入门实例测试平台连接到arbiter的例子：包括测试平台,arbiter仲裁器,时钟发生器和连接的信号。ㅤㅤㅤㅤㅤㅤㅤㅤㅤArbiter里面可以自定义发送的权重，是轮询还是自定义grant表示仲裁出来的是哪一个，也即只有0，1，因此图中grant的取值只有000110不可能出现11。grant_valid表示grant是否有效。使用端口顶层连接moduletop;logic[1:0]grant
楚生辉
·
2023-08-20 12:03
学无止境
fpga开发
李沐pytorch学习-
卷积网络
及其实现
一、卷积定义卷积计算过程如图1所示，即输入矩阵和核函数对应的位置相乘，然后相加得到输出对应位置的数。图1.卷积计算过程该过程可以形象地从图2中展现。图2.二维卷积示意图二、代码实现2.1实现互相关运算importtorchfromtorchimportnnfromd2limporttorchasd2ldefcorr2d(X,K):#@save"""计算二维互相关运算"""h,w=K.shapeY=
三年级王垄翔
·
2023-08-20 06:48
深度学习
pytorch
学习
人工智能
半导体学习入门书籍推荐之《
Verilog
数字系统设计教程》
Verilog
HDL（简称
Verilog
）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。
移知
·
2023-08-19 18:03
学习
fpga开发
verilog
实践-传统深度学习
Caffe适合做图像识别，只有
卷积网络
，不适合自然语言处理，更新的慢，很多网络没有。Tenso
longerVR
·
2023-08-19 17:39
DL
深度学习
人工智能
【【典型电路设计之ROM 的
Verilog
HDL 描述】】
典型电路设计之ROM的
Verilog
HDL描述ROM的
Verilog
HDL描述ROM即是只读存储器，是一种只能读出事先存储的数据的存储器，其特性是存入数据无法改变，也就是说这种存储器只能读不能写。
ZxsLoves
·
2023-08-19 16:21
Verilog学习系列
fpga开发
上一页
37
38
39
40
41
42
43
44
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他