Verilog学习日志

[Verilog]带使能端的级联BCD码计数器 - 以时钟计数器为例

问题描述//模块声明moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);前置知识:BCD码:将十进制数的每一位(0~9)按序,用4位2进制数表示Decimal=[3:0]Binary(78)10=(0111,1000)BCDDecimal=[3:0]\Bi
Jason_Tye·2025-02-16 17:14

[Verilog]模块实例化驱动的理解

笔者在复习刷题HDLBits时,对模块实例化时,接口的驱动有了更深理解.问题描述实现100位的带涟漪进位(ripple-carry)的全加器处理过程这是一个纯组合逻辑电路,除了可能在CombinationalBlocksalways@(*)中进行的赋值外,无需reg,所以默认的wire类型不予显式.首先实现单位全加器full_addermodulefadd(inputa;inputb;inputc
Jason_Tye·2025-02-16 15:57

UE学习日志#14 GAS--ASC源码简要分析10 GC相关

注：1.这个分类是按照源码里的注释分类的2.本篇是通读并给出一些注释形式的，并不涉及结构性的分析3.看之前要对UE的GAS系统的定义有初步了解4.因为都是接口函数，有些没细看的研究那一部分的时候会细看1一些接口函数，但是注释说不要直接调用要通过GameplayCueManager调用//Donotcallthesefunctionsdirectly,callthewrappersonGamepla
学游戏开发的·2025-02-16 12:07

【个人学习日志-前端】浏览器窗口大小改变后，超出视窗部分的导航栏div标签背景色丢失问题

项目场景：复刻小米商城前端html。问题描述浏览器窗口宽度改变后，导航栏div标签超出视图的部分背景色丢失。问题如图：原因分析：导航栏的宽度是基于其子元素的宽度计算的，当窗口宽度较小时，子元素可能会换行或超出视窗，导致背景色无法覆盖整个导航栏。如果导航栏的布局没有正确处理响应式设计，当窗口宽度较小时，布局可能会塌陷，导致背景色丢失。min-width属性用于设置元素的最小宽度，确保元素在窗口宽度较
雲海夢·2025-02-14 03:30

- `always @(posedge opt_txclk)` 触发后，调用内部有 `@(posedge opt_txclk)`的task

Verilog的事件调度机制always@(posedgeopt_txclk)每当opt_txclk出现上升沿时，always块会被触发，进入执行状态。任务中的@(posedgeopt_txcl
零度随想·2025-02-13 08:41

均薪23W还缺人，FPGA工程师到底有多重要?

FPGA工程师的核心职责FPGA工程师主要负责FPGA的开发、调试和优化，具体包括：逻辑设计与实现：使用Verilog/VHDL等硬件描述语
博览鸿蒙·2025-02-10 20:22

Verilog 实现 FPGA 复杂算法的案例

有许多利用Verilog实现FPGA复杂算法的案例。例如，有一个项目是在FPGA中用Verilog实现开方运算。
百态老人·2025-02-09 14:55

XY2-100协议解析

前言XY2-100及XY2-100-E协议被广泛地应用于激光振镜的控制中，本文将从激光振镜控制原理，接口引脚定义，协议时序，以及verilog代码实现实现这几个角度展开本文。
李逍遥lzx·2025-02-09 14:51

XY2-100的Verilog实现

xy2_100.vmodulexy2_100(inputclk,inputtx_init,//当产生上升沿时，开始发数据inputwire[15:0]x_pos,inputwire[15:0]y_pos,inputwire[15:0]z_pos,outputclk_2MHz_o,//输出2MHz时钟outputsync_o,outputx_ch_o,outputy_ch_o,outputz_ch_
csdn_gddf102384398·2025-02-09 13:15

【了不起的芯片底层】-verilog设计实例

序列检测器作用：从一串码流中检测出指定序列10010，监测到一个序列后就输出一个高电平。设计状态转换机制：初始是IDLE态，然后输入1后进入A状态，输出0；输入0依然保持IDLE，输出0；在A状态，输入0进入B状态，输出0；输入1进入F中间态，输出0；在B状态，输入0进入C状态，输出0；输入1进入G中间态，输出0；.....以此类推所有状态。一共8个状态，需要3位记录状态的寄存器，实现代码如下：/
huxixi_2·2025-02-08 11:00

Verilog 语法篇 硬件描述语言

Verilog是一种硬件描述语言，用于设计、模拟和综合数字电路和系统。它主要用于描述ASIC（专用集成电路）或FPGA（现场可编程门阵列）等硬件设备的结构和行为。
7yewh·2025-02-08 10:56

【Verilog中的function和task可综合用法】

Verilog中的function和task用法1概念1.1VS1.2function1.3task1.4示例【博客首发于微信公众号《漫谈芯片与编程》，欢迎专注一下，多谢大家】在Verilog中，function
中古传奇·2025-02-08 09:15

UE学习日志#23 C++笔记#9 编码风格

注：此文章为学习笔记，只记录个人不熟悉或备忘的内容1为代码编写文档1.1使用注释的原因1.说明用途的注释应该注释的信息：输入，输出含义，参数的类型含义，错误条件和处理，预期用途，性能保证。一些明显能看出的信息不必加到注释。2.用来说明复杂代码的注释一些算法的用途，具体一行的作用等等。例如，一些复杂代码的循环不变量，比如插入排序中要一直保证当前遍历索引i之前的数组元素是有序的。3.传递元信息的注释例
学游戏开发的·2025-02-08 08:41

UE学习日志#9 GAS--ASC源码简要分析7 GameplayEffects: Primary outward facing API for other systems P3

注：1.这个分类是按照源码里的注释分类的2.本篇是通读并给出一些注释形式的，并不涉及结构性的分析3.看之前要对UE的GAS系统的定义有初步了解4.因为都是接口函数，有些没细看的研究那一部分的时候会细看15GetGameplayEffectMagnitude注释的大致翻译：原始访问器，用于查询游戏效果的强度，但结果并不总是准确的。外部代码（如UI等）如何询问类似“这个游戏效果会将我的伤害修改多少”这
学游戏开发的·2025-02-08 08:41

Verilog基础（三）：过程

过程(Procedures)-Always块–组合逻辑(Alwaysblocks–Combinational)由于数字电路是由电线相连的逻辑门组成的，所以任何电路都可以表示为模块和赋值语句的某种组合.然而，有时这不是描述电路最方便的方法.两种alwaysblock是十分有用的：组合逻辑：always@(*)时序逻辑：always@(posedgeclk)always@(*)就相当于赋值语句–ass
TrustZone_·2025-02-06 17:52

验证工具：VCS简要教程

我们主要使用的工具将是VCS（Verilog编译器仿真器）和VirSim，后者是VCS的图形用户界面，用于调试和查看波形。
TrustZone_·2025-02-06 06:03

inux学习日志前传_基础命令

Linux学习日志_基础命令Linux哲学：测试shell脚本是否有语法错误bash单步执行脚本hwclock（一般使用：hwclock-r读取硬件时间）文件系统：rm:删除cp:copy（默认只复制文件
stevenux·2025-02-05 21:58

验证工具：VCS与Verdi介绍

VCSVCS，全称VerilogCompileSimulator，是Synopsys公司的一款Verilog仿真工具。
TrustZone_·2025-02-05 20:23

Verilog基础（五）：时序逻辑

时序逻辑(SequentialLogin)锁存器与触发器-D-触发器(Dflip-flops)D-触发器可以存储一个bit数据并根据时钟信号周期的更新数据，一般是由正边沿触发.D-触发器由逻辑合成器(Logicsynthesizer)在使用"Alwaysblock"时创建(参见AlwaysBlock2).D-触发器是"组合逻辑块之后连接触发器"的最简单形式，其中组合逻辑部分只是一个wire类型变量
TrustZone_·2025-02-05 20:19

编程AI深度实战：自己的AI，必会LangChain

博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让verilog
relis·2025-02-05 18:09

UE学习日志#21 C++笔记#7 基础复习7 string和string_view1

注：本文内容来自《C++20高级编程》，作为笔记1动态字符串1.1C风格的字符串1.C语言中，字符串的最后一个字符是null字符（\0），官方将这个null字符定义为NUL，只有一个L。2.中，strlen()返回的是字符串的长度，而不是实际内存的长度，实际内存在字符串长度的基础上加1，因为结尾的'\0'。3.若char[]的字符串，sizeof()返回实际内存大小，而char*存储的字符串siz
学游戏开发的·2025-02-05 07:44

（16）System Verilog联合体union详解

（16）SystemVerilog联合体union详解1.1目录1）目录2）FPGA简介3）SystemVerilog简介4）SystemVerilog联合体union详解5）结语1.2FPGA简介FPGA
宁静致远dream·2025-02-05 04:58

FPGA约束：如何生成时钟多路复用器及时钟约束？

本文将介绍如何使用VerilogHDL编写时钟多路复用器，并为其生成合适的时钟约束。时钟多路复用器的实现代码如下所示：moduleclk_mux#(paramet
编码实践·2025-02-05 02:39

SystemVerilog模块定义例化及接口

今天我们主要跟随《漫游》模块定义例化（7.2节）及接口（7.3节）模块定义及例化这里，我们主要强调一个地方，就是参数化及宏的使用。在实际项目中，参数化是和宏是非常常用的。在设计中，我们要求所有变量都要通过宏来表示，没有宏名称表示的数字，我们会戏称其为“魔鬼数字”，因为其含义需要追溯才能理解，不便于调试及模块代码传承。但是验证环境中，由于需要兼顾效率，所以要求没有这么严格。接口这里，我们一定是采用连
pilxpi·2025-02-04 23:50

UE学习日志#19 C++笔记#5 基础复习5 引用1

C++中的引用（reference）是另一个变量的别名。对引用的所有修改都会更改其引用的变量的值。可以将引用视为隐式指针，它省去了获取变量地址和解引用指针的麻烦。另外，可以将引用视为原始变量的另一个名称。可以创建独立的引用变量，在类中使用引用数据成员，接受引用作为函数和方法的参数，并从函数和方法返回引用。1引用变量1.1引用变量必须总是在创建时被初始化引用变量必须在创建时被初始化，例如：intx{
学游戏开发的·2025-02-04 23:18

编程AI深度实战：使用 tree sitter 构建更好的代码库地图

博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让verilog
relis·2025-02-04 14:09

编程AI深度实战：让verilog不再是 AI 的小众语言

系列文章：编程AI深度实战：私有模型deepseekr1，必会ollama-CSDN博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客
relis·2025-02-04 14:08

编程AI深度实战：给vim装上AI

博客编程AI深度实战：自己的AI，必会LangChain-CSDN博客编程AI深度实战：给vim装上AI-CSDN博客编程AI深度实战：火的编程AI，都在用语法树（AST）-CSDN博客编程AI深度实战：让verilog
relis·2025-02-04 13:33

UE学习日志#18 C++笔记#4 基础复习4 指派初始化器和指针

1指派初始化器C++20引入了指派初始化器，以使用他们的名称初始化所谓聚合的数据成员。聚合类型是满足以下限制的数组类型的对象或结构或类的对象：1.仅public数据成员，2.无用户声明或继承的构造函数，3.无虚函数和无虚基类、private或protected的基类指派初始化的顺序必须与声明顺序相同，不允许混合使用指派初始化器和非指派初始化器。未使用指派初始化器初始化的任何数据成员都将使用其默认值
学游戏开发的·2025-02-04 01:24

SystemVerilog变量的符号

过年这几天，偷懒了，没有认真创作，但是素材收集了一些，今天专门聊聊变量的符号，我们只从书中的一个点来切入。引用《漫游》原文：从仿真器得到的结果是：如果按照有符号和无符号的类型划分，那么可以将常见的变量类型划分为：·有符号类型：byte、shortint、int、longint、integer。·无符号类型：bit、logic、reg、net-type（如wire、tri）。上文的“signed_v
pilxpi·2025-02-03 23:05

nios ii FIFO读取FPGA数据交互实验1

最终的硬件verilog代码如下（部分代码需要在生成Qsys文件之后才能编译通过）：modulework(CLOCK_50,KEY,SW,LEDR);inputCLOCK_50
尼德兰的喵·2025-02-03 22:05

第14篇：2线-4线译码器

用Verilog过程结构always表示部分代码：使用DE2-115开发
Terasic友晶科技·2025-02-03 02:50

【教程4＞第5章＞第22节】基于FPGA的Gardner环实现——时偏误差检测模块

入门100例》《★教程3:simulink入门60例》《★教程4:FPGA/MATLAB/Simulink联合开发入门与进阶X例》目录1.软件版本2.时偏误差检测模块的FPGA实现2.1原理回顾2.2verilog
fpga和matlab·2025-02-03 00:26

学习日志009--面向对象的编程

一、面向对象面向对象编程（Object-OrientedProgramming，简称OOP）是一种编程范式，它使用“对象”来设计应用程序和计算机程序。它利用了抽象、封装、继承和多态这些概念。一、面向对象编程的核心概念封装（Encapsulation）封装是面向对象编程的一个主要特征，它将对象的数据（属性）和操作这些数据的方法（行为）结合在一起，形成一个独立的对象。这样做的好处是可以隐藏内部的复杂性
Z211613347·2025-02-02 18:16

学习日志011--模块，迭代器与生成器，正则表达式

一、python模块在之前学习c语言时，我们学了分文件编辑，那么在python中是否存在类似的编写方式？答案是肯定的。python中同样可以实现分文件编辑。甚至还有更多的好处：‌提高代码的可维护性‌：当代码被分成多个文件时，每个文件可以专注于实现特定的功能或模块。这使得查找和修复错误变得更加容易。可以更方便地对代码进行局部修改，而不需要浏览整个项目的代码。‌增强代码的可读性‌：分文件编程允许开发者
Z211613347·2025-02-02 18:16

verilog中+：和-：用法

verilog中的+：和-:用法在Verilog中，+:和-:是用于部分选择的操作符，它们通常用来选择一个向量中的一部分，或者进行位的切片操作。+:用于从指定起始位向右选取一定数量的位。
snow每天都要好好学习·2025-02-01 06:21

Verilog系统函数实现单精度float、双精度doble浮点类型和整型之间互相转换

标准verilog支持双精度double类型和十六进制64位数据相互转换，使用$realtobits和$bitstoreal系统函数使用示例：//test_tb.v`timescale1ns/1psmoduletest_tb
whik1194·2025-01-30 12:53

I2C协议与FPGA开发教程_VHDL/Verilog实现

内容涵盖了I2C基础知识、通信模式、总线仲裁机制，以及用VHDL和Verilog语言实现I2C控制器的方法。
侯昂·2025-01-30 12:50

verilog Matlab GPS C/A码发生器.

本文所涉文献资料均为开源免费,参考文献、声明链接等均写在文末。1.C/A码简要介绍GPS卫星信号包括载波信号、测距码和数据码．其中的测码粗码即C／A码(CoarseAcquisitionCode)除了作为粗测码外，还由于其具有码长短，易于捕获的特点而作为GPS卫星信号的捕获码，因此C／A码是GPS信号捕获以及接收机实现的基础。[1]GPS系统中使用了两种伪随机码，一种是时钟速率为10．23MHz用
today_typ·2025-01-30 08:21

Quartus Prime 仿真相关报错解决方法

第一步打开仿真设置第二步检查如图所示路径是否正确即对应.VMF文件保存的路径复制粘贴可见上方文本如下quartus_eda--gen_testbench--tool=modelsim_oem--format=verilog
门外的兔子·2025-01-29 17:25

数码管扫描显示verilog_如何开始Xilinx FPGA开发之旅 第二课 EGO1数码管与键盘

庚子年，我们的EGO1在疫情当中作为口袋实验平台成为了众多高校的复课利器。其中的成功案例更是得到了新华社网媒与CCTV教育频道的报道。借此东风，为了让更多的老师与学生熟悉了解Xilinx，更好的入门学习FPGA知识，我们的师资培训直播已开设EGO1专题直播，欢迎新老朋友跟踪关注。第二课----EGO1数码管与键盘本周的直播我们将介绍EGO1的外设使用案例，介绍数码管扫描的原理和PS/2协议。并教大
weixin_39869959·2025-01-28 21:19

FPGA入门学习之Vivado-数码管驱动设计实验

通过本实验，您将学习如何使用FPGA来控制数码管的显示，并编写相应的Verilog代码。实验准备：Vivado软件的安装和配置。FPGA开发板（如Xilinx的Basys3）。
ZdqDeveloper·2025-01-28 20:45

基于 FPGA 的简易 OFDM 系统 Verilog 实现

基于FPGA的简易OFDM系统Verilog实现介绍OFDM（正交频分复用）是一种广泛应用于无线通信系统的多载波调制技术，用于提升数据传输效率和抗干扰能力。
鱼弦·2025-01-28 13:21

学习yosys(一款开源综合器)

安装sudoapt-getinstallyosys#ubuntu22.04仓库里面是yosys-0.9sudoinstallxdot创建脚本show_rtl.ysread_verilogcpu.vhierarchy-topcpuproc
qq85058522·2025-01-28 05:57

2022-02-09大数据学习日志——PySpark——Spark快速入门&Standalone集群

第一部分Spark快速入门01_Spark快速入门【Anaconda软件安装】[掌握]使用Python编写Spark代码，首先需要安装Python语言包，此时安装Anaconda科学数据分析包。Anaconda指的是一个开源的Python发行版本，其包含了conda、Python等180多个科学包及其依赖项。Anaconda是跨平台的，有Windows、MacOS、Linux版本。#下载地址：ht
王络不稳定·2025-01-27 17:28

Verilog边沿检测

edge_check.vmoduleedge_check(inputclk,inputin,outputneg_edge,outputpos_edge);regr1=1'd0;regr2=1'd0;assignneg_edge=(~r1)&r2;assignpos_edge=r1&(~r2);always@(posedgeclk)beginr1<=in;r2<=r1;endendmoduletb.
csdn_gddf102384398·2025-01-26 20:40

SQL记录学习日志

删除表DROPTABLE：彻底删除表和其数据，无法恢复。DROPTABLEIFEXISTS：在删除之前检查表是否存在。TRUNCATETABLE：删除所有数据，但保留表的结构。DELETE：删除表中的所有数据，但保留表的结构和约束。
柠檬无糖可乐·2025-01-24 18:14

Verilog呼吸灯项目实战指南

本文还有配套的精品资源，点击获取简介：本项目“breathLED.zip”详细介绍了利用Verilog硬件描述语言实现呼吸灯效果的完整流程。
酸甜草莓二侠·2025-01-24 04:51

[读书日志]8051软核处理器设计实战（基于FPGA）第六篇：8051软核处理器指令支持添加（verilog）

5.4为主体程序添加指令接下来我们来为主体程序添加指令。在开始之前，我们有必要先把目前的代码展示出来：//`defineTYPE8052moduler8051(inputwireclk,inputwirerst,inputwirecpu_en,inputwirecpu_restart,outputregrom_en,outputreg[15:0]rom_addr,inputwire[7:0]rom
JoneMaster·2025-01-23 08:27

FPGA USB2.0串口通信项目设计与实现

本文还有配套的精品资源，点击获取简介：本项目主要围绕FPGA（Field-ProgrammableGateArray）和Verilog语言，实现USB（通用串行总线）2.0标准的串口通信功能。
瞬泉·2025-01-23 01:55
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