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卷积网络verilog
【UART】
Verilog
实现UART接收和发送模块
目录写在前面UART工作原理UART接收部分UARTRX模块图UARTRX时序图
Verilog
实现UARTRX模块UART发送部分UARTTX模块图UARTTX时序图
Verilog
实现UARTTX模块总结写在前面
Linest-5
·
2023-08-13 10:30
总线接口协议
Verilog
#
三大串行总线
fpga开发
UART
Verilog
串口
串口通信
【
Verilog
】将分包的数据包进行 合并
合起来dat_recv_blocks`timescale1ns/1ps////Company://Engineer://CreateDate://DesignName://ModuleName:dat_recv_blocks//ProjectName://TargetDevices://ToolVersions://Description://Dependencies://Revision://R
乌恩大侠
·
2023-08-13 10:30
fpga开发
通过MATLAB自动产生Hamming编译码的
verilog
实现,包含testbench
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述1.原理1.1编码规则1.2错误检测和纠正2.实现过程2.1编码过程2.2解码过程3.应用领域3.1数字通信3.2存储系统3.3ECC内存3.4数据传输5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022a和vivado2019.23.部分核心程序%编码fprintf(fid,'module
简简单单做算法
·
2023-08-13 06:48
Verilog算法开发
#
通信工程
fpga开发
Hamming编译码
MATLAB产生verilog
EfficientNet介绍
什么是EfficientNetEfficientNet的设想就是能否设计一个标准化的
卷积网络
扩展方法，既可以实现较高的准确率，又可以充分的节省算力资源。
Acapella_Zhang
·
2023-08-13 04:50
Verilog
generate 和for的区别
Verilog
generate和for的区别generateforforloop一直搞不清generate和for的区别是什么，自己写了个module看看综合后的效果。
千万小心
·
2023-08-12 18:26
IC
verilog
Verilog
2PSK数字调制实现
2PSK数字调制实现代码完全参考FSK实现:
Verilog
实现2FSK调制.不同之处在于输入一路为sin，一路为cos，通过输入选择实现180。反向仿真结果
千万小心
·
2023-08-12 18:55
IC
数字信号处理
Verilog
定点乘法器实现
Verilog
两种乘法器比较串行与流水乘法器串行与流水乘法器串行modulemulti_serial#(parameterM=8,parameterN=8)(inputclk,inputrst,input
千万小心
·
2023-08-12 18:55
IC
verilog
Verilog
定点除法器设计
原理参考topmodulediv_top#(parameterM=5,parameterN=3)(inputclk,inputrst,inputen,input[M-1:0]divided,input[N-1:0]divisor,output[M-1:0]quotient,output[N-1:0]remainder);//savequotientandremainderleverbyleverw
千万小心
·
2023-08-12 18:55
IC
verilog
ASK数字调制解调实现
ASK数字调制解调实现调制解调原理Matlab仿真
Verilog
仿真调制解调原理对于为什么全波整流+低通能够还原包络，我的理解是这样的首先整流将电路转化为右图所示，然后对于黑圈中变化较为快的高频部分，用低通滤波器去除
千万小心
·
2023-08-12 18:25
IC
matlab
verilog
信号处理
Verilog
实现2FSK调制
2FSK数字调制实现FSK原理FSK原理FSK(FrequencyShift-Keying)频移键控分为非连续相位FSK和连续相位FSK，区别在于转换处是否连续。Matlab生成输入的两种不同频率的载波f1=5000;%波形频率f2=4000;fs=20000;%采样频率N=12;%量化位数len=2000;%长度t=0:1/fs:(len-1)/fs;s1=sin(2*pi*f1*t);s2=s
千万小心
·
2023-08-12 18:25
IC
matlab
verilog
信号处理
Verilog
并行FIR滤波器设计
Verilog
并行FIR滤波器设计1.Matlab生成抽头系数2.Matlab生成混频信号3.
verilog
实现仿真设计一个2kHz采样，500Hz截止的15阶低通滤波器（h(n)长度为16），过渡带500
千万小心
·
2023-08-12 18:55
IC
verilog
matlab
信号处理
Verilog
级联IIR滤波器设计
IIR滤波器Matlab设计
Verilog
设计测试结果理论原理Matlab设计设计一个4阶IIR低通滤波器，采样频率为8MHz，截至频率为2MHz，阻带衰减为40dB,滤波器量化位数12bits。
千万小心
·
2023-08-12 18:55
IC
matlab
verilog
数字信号处理
Verilog
求log10和log2近似
Verilog
求log10和log2近似
Verilog
求10对数近似方法，整数部分用位置index代替，小数部分用查找表实现参考：
Verilog
写一个对数计算模块Log2(x)FPGA实现对数log2和
千万小心
·
2023-08-12 18:24
IC
fpga开发
verilog
ImageNet Classification with Deep Convolutional Neural Networks
（一）SomeWords:这里主要是通过记录一些笔记来阅读这篇Paper，它的产生跟ImageNetLSVRC-2010竞赛有关，通过训练一个大的、深的
卷积网络
来将1.2million的HR图像分成1000
S_h_a_
·
2023-08-12 16:55
Vis
for
AI
CV
paper精读
机器学习
深度学习
人工智能
verilog
时序控制----由一个@骚操作引发的思考
最近见识了大佬在代码中用"@"出了“一剑”，百思不得其解，甚至对“剑”本身都产生了怀疑······所幸在前辈的剑谱中找到答案，一起来见识一下吧。欲练此功，必先xx理解基本功。1.电路的两种延时传输延时（TransportDelay）电路的输入需要经过一段时间以后才能在输出端得到响应。与此最相近的电路就是传输导线了，假如从线上A点到B点需要5ns，那么A点处信号可以随意变化且每次变化维持时间没有限制
苏化
·
2023-08-12 08:36
3D
卷积网络
论文阅读笔记
3D
卷积网络
1、Whatisthebestdataaugmentationapproachforbraintumorsegmentationusing3DU-Net?
weixin_44085432
·
2023-08-11 18:57
3d
网络
深度学习
verilog
实现异步fifo
理论知识参考异步FIFO_
Verilog
实现_
verilog
实现异步fifo_Crazzy_M的博客-CSDN博客代码/*位宽8bit,位深8*/moduleasync_fifo#(parameterFIFO_DEPTH
eachanm
·
2023-08-11 11:32
FPGA
fpga开发
图像识别模型与训练策略
图像预处理1.需要将图像Resize到相同大小输入到
卷积网络
中2.翻转、裁剪、色彩偏移等操作3.转化为Tensor数据格式4.对RGB三种颜色通道进行标准化data_transforms={'train
钟钟终
·
2023-08-11 10:31
机器学习
深度学习
人工智能
Verilog
——格雷码计数器
-格雷码（Graycode）：第一次接触格雷码是在本科的数电课本上，其在可靠性编码占据重要位置。后来所学的卡诺图与格雷码关系密切。格雷码特点在于相邻性和单位距离性。在代码传输过程中，彼此相邻位置仅有一位数码不同，故有着较好的可靠性。4位格雷码：十进制二进制格雷码000000000100010001200100011300110010401000110501010111601100101701110
简丨生
·
2023-08-11 03:11
爆肝4万字❤️零基础掌握
Verilog
HDL
文章目录0.前言1.
Verilog
HDL简介1.1什么是
Verilog
HDL1.2
verilog
发展历史ㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤ1.3为什么要使用
verilog
1.4IPcore2.
楚生辉
·
2023-08-10 16:41
学无止境
开发语言
fpga开发
SV Code Example On VCS
mChuShenghui.ThisismyfirstattemptatwritingatechnicalblogentirelyinEnglish.Inthisarticle,IwillwalkyouthroughrunningaSystem
Verilog
exampleusingVCS
楚生辉
·
2023-08-10 16:40
学无止境
fpga开发
python
verilog
顶层连线_RTL顶层自动连线的秘密武器：Emacs
verilog
-mode介绍（VIM也可以用）...
我们今天就来介绍自动连线的神器——emacs
verilog
-mode。emacs是什么？江湖流传版：传说中神的编辑器。
空明流转
·
2023-08-10 09:10
python
verilog顶层连线
【效率提升—Python脚本】根据
Verilog
文件自动生成tb文件
文章目录
Verilog
端口文件（仅做示范用）对应的tb文件相应代码在数字IC设计过程中，根据顶层生成testbench时存在很多重复性工作，因此为了提高工作效率，特地开发此脚本。
er橙汁儿
·
2023-08-10 08:36
效率提升
python
fpga开发
开发语言
Verilog
代码与VScode编辑器联合检测语法
首先在vscode中安装支持
Verilog
的插件：•在vscode的Extension中搜索
Verilog
，安装如下图所示的插件；2.Modelsim语法检查器集成Modelsim的安装破解本文不再赘述
shabby爱学习
·
2023-08-10 08:48
vscode配置
编辑器
vscode
fpga开发
Sublime编辑器之
Verilog
最近开始学习
Verilog
，之前一直使用sublime写sql代码，现在想尝试一下用sublime能不能写相关的
Verilog
代码，本文主要是一些
Verilog
相关插件的安装与使用一、插件安裝教程（
Verilog
hannah2sah
·
2023-08-10 08:18
#
Verilog
sublime
text
编辑器
fpga开发
Notepad++代码编辑器——
Verilog
编译
Notepad++是一款精致小巧的编辑器，自带
Verilog
语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写
Verilog
的时间。
voiue
·
2023-08-10 08:17
编辑器
fpga开发
Verilog
中的FIFO设计-同步FIFO篇-异步FIFO篇
目录0写在前面1异步FIFO结构2空满判断3时钟同步4异步FIFO设计5一个我在面试中被问到的问题参考资料0写在前面在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO1异步FIFO结构在上篇文章中我们给出了FIFO的基本接口图并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图异步FIFO主要由五部分组成：写
行走的BUG永动机
·
2023-08-10 04:01
fpga开发
verilog
fifo
System
Verilog
中的浅复制（shallow copy）和深复制 (deep copy)
1、浅复制：Packetp1;Packetp2;p2=newp1;//Shallowcopy:Onlycopyobject,Objectsinclasspacketarenotcopied,onlytheirhandles;先说结论：1.深复制和浅复制都是指复制一个对象，而不是句柄。（区别于句柄的复制）2.浅复制：先创建了一个新的对象，从另一对象复制了其各个类属性。所有变量都被复制：整数、字符串、
一只迷茫的小狗
·
2023-08-10 01:52
java
网络
开发语言
【FPGA协议篇】UART通信及其
verilog
实现(代码采用传参实现模块通用性，适用于快速开发)
UART通信UART通信简介
verilog
实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter
mrVillain
·
2023-08-09 22:26
FPGA
基础知识
verilog
fpga
uart
使用
Verilog
语言对RISC-V单周期处理器的修改与测试
所涉及的程序及文件链接：https://pan.baidu.com/s/1S9vrGjryHHj3c8qQUkwuAQ提取码：escq设计目标对授课内容的单周期RISC-V处理器进行扩展，使之能够支持两个额外的指令：lui和xor。图1所示是一个完整的单周期处理器，图2是控制单元，图3是ALU。表1和表2是MainDecoder和ALUDecoder真值表，表3列出的是ImmSrc编码，图4是RI
铭....
·
2023-08-09 18:15
超大规模集成电路课程相关
risc-v
论文解读｜使用深度
卷积网络
的图像超分辨率
原创|文BFT机器人论文标题：ImageSuper-ResolutionUsingDeepConvolutionalNetworks网址：https://arxiv.org/abs/1501.00092代码：https://github.com/Edwardlzy/SRCNN01摘要提出了一种单幅图像超分辨率（SR）的深度学习方法。该方法通过深度卷积神经网络（CNN）学习低分辨率图像到高分辨率图像
BFT白芙堂
·
2023-08-09 17:04
网络
【构建卷积神经网络】
构建卷积神经网络
卷积网络
中的输入和层与传统神经网络有些区别，需重新设计，训练模块基本一致全连接层：batch784，各个像素点之间都是没有联系的。
coding_ksy
·
2023-08-09 10:30
#
人工智能pytorch框架
cnn
人工智能
神经网络
verlilog语言实现8位移位寄存器
姓名：杨汉雄学号：19011210569【嵌牛导读】
Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能
d36a3fd5b3e4
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2023-08-09 03:35
香山处理器跑仿真和跑FPGA两套环境配置过程小结
============================================裸机ubuntu18.04上运行香山处理器（南湖）make
verilog
=====================
前滩西岸
·
2023-08-09 01:53
chisel
verilog
riscv
chisel
xiangshan
verilog
超标量处理器
vivado纯
verilog
代码固化程序
将程序固化到flash中，该示范版本为2018.3本次参考为EGO1开发板，flash模块如下：步骤：在生成bit流文件之后第一步，打开ImplementedDesign第二步，依次选择Tools——>Setting——>Bitstream，点击Configureadditionalbitstreamsettings。如果上一步ImplementedDesign没有打开，这里会显示需要打开。这里面
火眼金睛实现统一美
·
2023-08-08 16:20
xilinx
FPGA系列
fpga开发
FPGA纯
verilog
代码实现H264视频压缩 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H264加速器，在Linux系统下调用API即可使用，但对于需要定制私有算法或者协议的H264视频压
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
视频压缩
h264
视频编解码
FPGA纯
verilog
代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H265--视频压缩理论4、H265--视频压缩--性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H265加速器，在Linux系统下
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
h265
视频压缩
h264
verilog
FPGA纯
verilog
代码实现4路视频缩放拼接 提供工程源码和技术支持
FPGA视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证8、福利：工程源码获取1、前言本文详细描述了FPGA纯
verilog
9527华安
·
2023-08-08 14:13
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像缩放
视频拼接
FPGA纯
verilog
实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持
目录1.本方案的实用价值2.总体设计方案3.视频拼接方案算法4.工程1：单路视频输出5.工程2：2路视频拼接输出6.工程3：3路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx官方的videomixe
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像叠加
verilog
OV5640
FPGA纯
verilog
代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
目录1、N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、
verilog
读写Flash驱动设计5、
verilog
读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash
9527华安
·
2023-08-08 14:43
菜鸟FPGA低速总线专题
fpga开发
N25Q128A
QSPI
FLASH
verilog
FPGA纯
verilog
实现 LZMA 数据压缩，提供工程源码和技术支持
目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头5、vivado仿真6、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FPGA压缩图片、视频、普通数据等都具有并行执行的独特优势，关于FPG
9527华安
·
2023-08-08 14:13
FPGA视频图像编解码
fpga开发
LZMA
verilog
数据压缩
CNN 结构化输出
卷积网络
可以用于输出高维的结构化对象，而不仅仅是预测分类任务的类标签或回归任务的实数值。通常这个对象就是个张量，由标准卷积层产生。
陶大明
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2023-08-07 23:59
通用FIR滤波器的
verilog
实现（内有Lowpass、Hilbert参数生成示例）
众所周知，Matlab中的FilterDesigner可以直接生成FIR滤波器的
verilog
代码，可以方便地生成指定阶数、指定滤波器参数的高通、低通、带通滤波器，生成的
verilog
代码也可以指定输入输出信号的类型和位宽
今朝无言
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2023-08-07 14:20
数字逻辑
数学
fpga开发
【论文阅读】EAST: An Efficient and Accurate Scene Text Detector
任务：文本检测(可以检测倾斜文本)contributions提出了End-to-End的全
卷积网络
来解决文本检测问题可以根据特定的应用生成quardrangles或者是rotatedboxes两种格式的几何标注改进了
UpCoderXH
·
2023-08-07 09:13
论文阅读
深度学习
EAST
Text
Detection
Deep
Learning
Balanced
Cross
Entropy
平衡交叉熵
PLL 的
verilog
实现
本文对全数字锁相环的原理进行介绍，随后给出
verilog
实现及仿真。
今朝无言
·
2023-08-07 09:10
数字逻辑
算法
fpga开发
算法
IEEE System
Verilog
Chapter13 : Tasks and functions (subroutines)
13.2Overview任务和函数提供了从描述中的几个不同位置执行通用过程的能力。它们还提供了一种将大型过程分解为小型过程的方法，以便更容易地阅读和调试源代码描述。本小节讨论了任务和函数之间的区别，描述了如何定义和调用任务和函数，并给出了每种任务和函数的示例。任务和函数统称为子例程。以下规则将任务与函数区分开来，但在13.4.4中指出的例外情况除外：--函数主体中的语句应以一个仿真时间单位执行；任
一只迷茫的小狗
·
2023-08-07 06:52
Systemverilog
SystemVerilog
System
verilog
类
2、在哪里定义类在System
Verilog
中，可以把类定义在program、module、package中，或者在这些块之外的任何地方。类可以在程序和模块中使用。
一只迷茫的小狗
·
2023-08-07 06:22
Systemverilog
SystemVerilog
System
Verilog
——虚方法的使用
1、使用虚方法目的通过在父类里定义虚方法(taskorfunction)，可以在当父类句柄调用一个方法时候，前提是若是这个句柄指向了子类对象，则调用的方法为子类的方法而不是父类的方法。1.1、实例理解：将子类句柄赋值成父类句柄moduletb_virtual();classTransaction;bit[31:0]src=100;functionvoiddisplay();$display("Tr
一只迷茫的小狗
·
2023-08-07 06:50
Systemverilog
SystemVerilog
[HDLBits] Vector100r
input[99:0]in,output[99:0]out);always@(*)beginfor(inti=0;i<100;i=i+1)out[i]=in[99-i];endendmodule
verilog
向盟约宣誓
·
2023-08-07 05:12
HDLBits
fpga开发
verilog
fpga
Verilator简介与使用
WelcometoVerilator,thefastest
Verilog
/System
Verilog
simulator.Accepts
Verilog
orSystem
Verilog
Performslintcode-qualitychecksCompilesintomultithreadedC
Hwang_shuo
·
2023-08-07 05:18
FPGA
fpga开发
c++
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