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卷积网络verilog
Notepad++代码编辑器——
Verilog
编译
Notepad++是一款精致小巧的编辑器，自带
Verilog
语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写
Verilog
的时间。
voiue
·
2023-08-10 08:17
编辑器
fpga开发
Verilog
中的FIFO设计-同步FIFO篇-异步FIFO篇
目录0写在前面1异步FIFO结构2空满判断3时钟同步4异步FIFO设计5一个我在面试中被问到的问题参考资料0写在前面在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO1异步FIFO结构在上篇文章中我们给出了FIFO的基本接口图并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图异步FIFO主要由五部分组成：写
行走的BUG永动机
·
2023-08-10 04:01
fpga开发
verilog
fifo
System
Verilog
中的浅复制（shallow copy）和深复制 (deep copy)
1、浅复制：Packetp1;Packetp2;p2=newp1;//Shallowcopy:Onlycopyobject,Objectsinclasspacketarenotcopied,onlytheirhandles;先说结论：1.深复制和浅复制都是指复制一个对象，而不是句柄。（区别于句柄的复制）2.浅复制：先创建了一个新的对象，从另一对象复制了其各个类属性。所有变量都被复制：整数、字符串、
一只迷茫的小狗
·
2023-08-10 01:52
java
网络
开发语言
【FPGA协议篇】UART通信及其
verilog
实现(代码采用传参实现模块通用性，适用于快速开发)
UART通信UART通信简介
verilog
实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter
mrVillain
·
2023-08-09 22:26
FPGA
基础知识
verilog
fpga
uart
使用
Verilog
语言对RISC-V单周期处理器的修改与测试
所涉及的程序及文件链接：https://pan.baidu.com/s/1S9vrGjryHHj3c8qQUkwuAQ提取码：escq设计目标对授课内容的单周期RISC-V处理器进行扩展，使之能够支持两个额外的指令：lui和xor。图1所示是一个完整的单周期处理器，图2是控制单元，图3是ALU。表1和表2是MainDecoder和ALUDecoder真值表，表3列出的是ImmSrc编码，图4是RI
铭....
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2023-08-09 18:15
超大规模集成电路课程相关
risc-v
论文解读｜使用深度
卷积网络
的图像超分辨率
原创|文BFT机器人论文标题：ImageSuper-ResolutionUsingDeepConvolutionalNetworks网址：https://arxiv.org/abs/1501.00092代码：https://github.com/Edwardlzy/SRCNN01摘要提出了一种单幅图像超分辨率（SR）的深度学习方法。该方法通过深度卷积神经网络（CNN）学习低分辨率图像到高分辨率图像
BFT白芙堂
·
2023-08-09 17:04
网络
【构建卷积神经网络】
构建卷积神经网络
卷积网络
中的输入和层与传统神经网络有些区别，需重新设计，训练模块基本一致全连接层：batch784，各个像素点之间都是没有联系的。
coding_ksy
·
2023-08-09 10:30
#
人工智能pytorch框架
cnn
人工智能
神经网络
verlilog语言实现8位移位寄存器
姓名：杨汉雄学号：19011210569【嵌牛导读】
Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能
d36a3fd5b3e4
·
2023-08-09 03:35
香山处理器跑仿真和跑FPGA两套环境配置过程小结
============================================裸机ubuntu18.04上运行香山处理器（南湖）make
verilog
=====================
前滩西岸
·
2023-08-09 01:53
chisel
verilog
riscv
chisel
xiangshan
verilog
超标量处理器
vivado纯
verilog
代码固化程序
将程序固化到flash中，该示范版本为2018.3本次参考为EGO1开发板，flash模块如下：步骤：在生成bit流文件之后第一步，打开ImplementedDesign第二步，依次选择Tools——>Setting——>Bitstream，点击Configureadditionalbitstreamsettings。如果上一步ImplementedDesign没有打开，这里会显示需要打开。这里面
火眼金睛实现统一美
·
2023-08-08 16:20
xilinx
FPGA系列
fpga开发
FPGA纯
verilog
代码实现H264视频压缩 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H264加速器，在Linux系统下调用API即可使用，但对于需要定制私有算法或者协议的H264视频压
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
视频压缩
h264
视频编解码
FPGA纯
verilog
代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H265--视频压缩理论4、H265--视频压缩--性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H265加速器，在Linux系统下
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
h265
视频压缩
h264
verilog
FPGA纯
verilog
代码实现4路视频缩放拼接 提供工程源码和技术支持
FPGA视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证8、福利：工程源码获取1、前言本文详细描述了FPGA纯
verilog
9527华安
·
2023-08-08 14:13
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像缩放
视频拼接
FPGA纯
verilog
实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持
目录1.本方案的实用价值2.总体设计方案3.视频拼接方案算法4.工程1：单路视频输出5.工程2：2路视频拼接输出6.工程3：3路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx官方的videomixe
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像叠加
verilog
OV5640
FPGA纯
verilog
代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
目录1、N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、
verilog
读写Flash驱动设计5、
verilog
读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash
9527华安
·
2023-08-08 14:43
菜鸟FPGA低速总线专题
fpga开发
N25Q128A
QSPI
FLASH
verilog
FPGA纯
verilog
实现 LZMA 数据压缩，提供工程源码和技术支持
目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头5、vivado仿真6、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FPGA压缩图片、视频、普通数据等都具有并行执行的独特优势，关于FPG
9527华安
·
2023-08-08 14:13
FPGA视频图像编解码
fpga开发
LZMA
verilog
数据压缩
CNN 结构化输出
卷积网络
可以用于输出高维的结构化对象，而不仅仅是预测分类任务的类标签或回归任务的实数值。通常这个对象就是个张量，由标准卷积层产生。
陶大明
·
2023-08-07 23:59
通用FIR滤波器的
verilog
实现（内有Lowpass、Hilbert参数生成示例）
众所周知，Matlab中的FilterDesigner可以直接生成FIR滤波器的
verilog
代码，可以方便地生成指定阶数、指定滤波器参数的高通、低通、带通滤波器，生成的
verilog
代码也可以指定输入输出信号的类型和位宽
今朝无言
·
2023-08-07 14:20
数字逻辑
数学
fpga开发
【论文阅读】EAST: An Efficient and Accurate Scene Text Detector
任务：文本检测(可以检测倾斜文本)contributions提出了End-to-End的全
卷积网络
来解决文本检测问题可以根据特定的应用生成quardrangles或者是rotatedboxes两种格式的几何标注改进了
UpCoderXH
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2023-08-07 09:13
论文阅读
深度学习
EAST
Text
Detection
Deep
Learning
Balanced
Cross
Entropy
平衡交叉熵
PLL 的
verilog
实现
本文对全数字锁相环的原理进行介绍，随后给出
verilog
实现及仿真。
今朝无言
·
2023-08-07 09:10
数字逻辑
算法
fpga开发
算法
IEEE System
Verilog
Chapter13 : Tasks and functions (subroutines)
13.2Overview任务和函数提供了从描述中的几个不同位置执行通用过程的能力。它们还提供了一种将大型过程分解为小型过程的方法，以便更容易地阅读和调试源代码描述。本小节讨论了任务和函数之间的区别，描述了如何定义和调用任务和函数，并给出了每种任务和函数的示例。任务和函数统称为子例程。以下规则将任务与函数区分开来，但在13.4.4中指出的例外情况除外：--函数主体中的语句应以一个仿真时间单位执行；任
一只迷茫的小狗
·
2023-08-07 06:52
Systemverilog
SystemVerilog
System
verilog
类
2、在哪里定义类在System
Verilog
中，可以把类定义在program、module、package中，或者在这些块之外的任何地方。类可以在程序和模块中使用。
一只迷茫的小狗
·
2023-08-07 06:22
Systemverilog
SystemVerilog
System
Verilog
——虚方法的使用
1、使用虚方法目的通过在父类里定义虚方法(taskorfunction)，可以在当父类句柄调用一个方法时候，前提是若是这个句柄指向了子类对象，则调用的方法为子类的方法而不是父类的方法。1.1、实例理解：将子类句柄赋值成父类句柄moduletb_virtual();classTransaction;bit[31:0]src=100;functionvoiddisplay();$display("Tr
一只迷茫的小狗
·
2023-08-07 06:50
Systemverilog
SystemVerilog
[HDLBits] Vector100r
input[99:0]in,output[99:0]out);always@(*)beginfor(inti=0;i<100;i=i+1)out[i]=in[99-i];endendmodule
verilog
向盟约宣誓
·
2023-08-07 05:12
HDLBits
fpga开发
verilog
fpga
Verilator简介与使用
WelcometoVerilator,thefastest
Verilog
/System
Verilog
simulator.Accepts
Verilog
orSystem
Verilog
Performslintcode-qualitychecksCompilesintomultithreadedC
Hwang_shuo
·
2023-08-07 05:18
FPGA
fpga开发
c++
Verilator仿真环境搭建
Verilator简介与使用_Hwang_shuo的博客-CSDN博客Verilator是一种开源的
Verilog
/System
Verilog
仿真器，可用于编译代码以及代码在线检查，Verilator能够读取
papaofdoudou
·
2023-08-07 05:18
Linux
嵌入式系统
处理器ISA
mfc
c++
计数器—
verilog
目录常规带使能计数器加减计数器环形计数器约翰逊（Johnson）计数器（扭环形计数器）简易秒表低功耗可恢复计数器计数器的介绍计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。计数器的种类繁多，根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式，分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变
IC天然居士
·
2023-08-07 03:49
Verilog手撕代码
fpga开发
数字IC经典电路（2）——经典乘法器的实现（乘法器简介及
Verilog
实现）
乘法器简介及
Verilog
实现写在前面的话乘法器分类经典乘法器8bit并行乘法器8bit移位相加乘法器优化后的8bit移位相加乘法器查找表乘法器加法树乘法器booth乘法器wallace树乘法器carry-save
IC_Brother
·
2023-08-07 03:17
数字IC设计
fpga开发
数字IC笔面基础，三大核心代码架构之计数器（计数器设计要素及
Verilog
示例）
计数器设计要素及
Verilog
示例写在前面的话计数器设计要素计数器设计示例加法计数器减法计数器带使能标志计数器格雷码计数器环形计数器Johnson计数器Ripple计数器（低功耗计数器的一种）BCD计数器总结写在前面的话计数器设计是数字
IC_Brother
·
2023-08-07 03:46
数字IC设计
架构
fpga开发
基于FPGA的音乐播放器
Verilog
开发
部分参考代码(末尾附文件)moduleDianZiQin(inputclk,inputreset_n,inputplay_set,inputchange_set,inputstop_set,input[3:0]key_in_y,output[3:0]key_out_x,outputalarm,output[5:0]sm_cs,output[7:0]sm_db);reg[11:0]clk_100us
weixin_46018688
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2023-08-07 00:33
FPGA中
Verilog
的单首音乐播放器代码，简洁易懂
利用数控分频器设计硬件乐曲演奏电路，利用蜂鸣器播放《我和我的祖国》分频器模块：modulediv(iclk_50,rst,addr,clk_4);inputiclk_50;inputrst;output[8:0]addr;outputclk_4;regclk_4;reg[8:0]addr;reg[31:0]count_4;always@(posedgeiclk_50ornegedgerst)beg
泰西颖
·
2023-08-07 00:02
fpga开发
verilog
【Xilinx IP调用】FIFO IP 核介绍及用
Verilog
进行读写实验
目录FIFO简介FIFO分类FIFO信号解释实验任务实验框图创建工程添加IP并配置设计文件写FIFO模块读FIFO模块顶层模块管脚时钟约束验证功能写FIFO部分读FIFO部分FIFO简介FIFO的英文全称是FirstInFirstOut，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5
·
2023-08-06 22:19
Vivado
#
常见
IP
fpga开发
Vivado
FIFO
IP
嵌入式
pytorch学习——卷积神经网络——以LeNet为例
二.卷积神经网络的组成三.
卷积网络
基本元素介绍3.1卷积3.2填充和步幅3.2.1填充（Padding）填充是指在输入数据周围添加额外的边界值（通常是零），以扩展输入的尺寸。
一只小百里
·
2023-08-06 19:35
深度学习
pytorch
pytorch
深度学习
人工智能
cnn
学习
Bi-GCN：基于双向图
卷积网络
的社交媒体谣言检测
论文标题：RumorDetectiononSocialMediawithBi-DirectionalGraphConvolutionalNetworks论文链接：https://arxiv.org/abs/2001.06362论文来源：AAAI2020一、概述传统的谣言检测方法缺乏从谣言的传播（propagation）和扩散（propagation）结构中学习的高层表示。最近的研究已经开始从谣言的
酷酷的群
·
2023-08-06 18:50
用C语言构建一个数字识别卷积神经网络
卷积神经网络的具体原理和对应的python例子参见末尾的参考资料2.3.这里仅叙述卷积神经网络的配置,其余部分不做赘述，构建和训练神经网络的具体步骤请参见上一篇:用C语言构建一个手写数字识别神经网路
卷积网络
同样采用简单的三层结构
Midas-Zhou
·
2023-08-06 14:04
深度学习
神经网络
c语言
人工智能
(
Verilog
) 阻塞型和非阻塞型的assign语句
Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysblock
向盟约宣誓
·
2023-08-06 08:57
fpga
fpga开发
verilog
fpga
(
Verilog
) wire和reg，以及always
Forcombinationalalwaysblocks,alwaysuseasensitivitylistof(*).Explicitlylistingoutthesignalsiserror-prone(ifyoumissone),andisignoredforhardwaresynthesis.Ifyouexplicitlyspecifythesensitivitylistandmissas
向盟约宣誓
·
2023-08-06 08:27
fpga
fpga开发
verilog
fpga
特征金字塔网络FPN
其中自下而上的路径是用于特征提取的常用
卷积网络
。空间分辨率自下而上地下降。
宠乖仪
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2023-08-06 07:11
目标检测
深度学习
计算机视觉
Verilog
学习记录-自用
always语句块一定条件写完整，否则电平触发，综合生成锁存器task不可综合，主要用于仿真/验证大部分都是并行执行的，只有beginend块中阻塞语句是串行if-else和case的区别if-else面积小，但时延（执行时间）大case面积大，但delay小（会被转换为查找表lookuptable）
克莱默申克
·
2023-08-06 03:25
杂
数字电路
Verilog
FPGA实现NIC 10G UDP协议栈网卡，纯
verilog
代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安
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2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
verilog
网卡
FPGA实现NIC 25G UDP协议栈网卡，纯
verilog
代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行
9527华安
·
2023-08-05 13:33
菜鸟FPGA
PCIE通信专题
菜鸟FPGA以太网专题
fpga开发
udp
NIC
网卡
25G网卡
FPGA纯
verilog
实现Gzip数据压缩deflate算法，提供工程源码和技术支持
目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGAGzip数据压缩功能和性能4、FPGAGzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明5、vivado仿真6、vivado工程7、上板调试验证FPGA开发板测试本zip算法对比于评估8、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FP
9527华安
·
2023-08-05 13:02
FPGA视频图像编解码
fpga开发
zip
verilog
数据压缩
设计一个Glitch Free的时钟切换电路
如题，时钟切换的具体要求如下 用
Verilog
实现glitchfree时钟切换电路。输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。
邶风，
·
2023-08-05 13:13
FPGA面试
fpga开发
牛客网
Verilog
刷题——VL52
牛客网
Verilog
刷题——VL52题目答案题目 请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。
锅巴不加盐
·
2023-08-05 12:05
牛客刷题
fpga开发
Verilog
4选1多路选择器的
Verilog
描述及仿真
真值表符号
Verilog
描述①采用case语句描述moduledata_selector41(sel,in,out);input[1:0]sel;input[3:0]in;outputout;regout
我不叫施展诶
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2023-08-05 11:11
Verilog
编程
verilog
System
Verilog
scheduler
文章目录简介调度器simulationregionPreponedregionActiveregionInactiveregionNBA(Non-blockingAssignmentEventsregion)ObservedregionReactiveregionRe-InactiveEventsregionRe-NBARegionPostponedRegionPLIregion:Pre-acti
wjx5210
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2023-08-04 19:36
IC
IC
2020年DAJIANG秋招IC设计笔试题
2021届大疆校招IC芯片开发工程师笔试题【多选题】以下哪些变化会存在功耗消耗：（ABC）【A】只有数据信号翻转【B】只有复位信号翻转【C】只有时钟信号翻转【D】所有信号都不翻转
Verilog
中，a=1
一条摸水鱼
·
2023-08-04 18:51
跨时钟域握手信号的实现（
Verilog
）
方法使用握手信号是在两个不同域之间传输数据的有效方式，如下图所示：使用握手信号xack和yreq，系统X发给系统Y，下面是使用握手信号传输数据的例子：1）发送器系统X将数据放到数据总线上并发出xreq请求信号，表示有效数据已经发送到接收器系统Y的数据总线上2）把xreq信号同步到接收器的时钟域yclk上。3）接收器在识别xreq同步信号yreq2后，锁存数据总线上的信号4）接收器发出确认信号yac
IC2ICU
·
2023-08-04 16:54
verilog实战
fpga开发
数字设计
verilog
实现I2C控制器 （小梅哥思路）----详细解析
i2c_bit_shift模块框图如下所示输入输出信号：整体的思路如下：通过输入的命令组合，完成一次8字节数据的传输。定义了6种命令，WR写数据请求（6’b000_001）STA起始位请求(6’b000_010)RD读数据请求(6’b000_100)STO停止位请求（6’b001_000）ACK应答位请求(6’b010_000)NACK无应答请求（6‘b100_000）采用了状态机里面套用序列机的
IC2ICU
·
2023-08-04 16:24
verilog实战
fpga开发
Verilog
实现冒泡法排序（可配置数据的数目和位宽）
1冒泡排序冒泡排序（BubbleSort）也是一种简单直观的排序算法。它重复地走访过要排序的数列，一次比较两个元素，如果他们的顺序错误就把他们交换过来。走访数列的工作是重复地进行直到没有再需要交换，也就是说该数列已经排序完成。这个算法的名字由来是因为越小的元素会经由交换慢慢"浮"到数列的顶端。作为最简单的排序算法之一，冒泡排序给我的感觉就像Abandon在单词书里出现的感觉一样，每次都在第一页第一
IC2ICU
·
2023-08-04 16:24
verilog实战
fpga开发
排序算法
算法
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