牛客Verilog习题集

【FPGA & Verilog】手把手教你实现一个DDS信号发生器

FPGA搭建信号发生器DDS，重点是制作能够提前下载进开发板板载ROM的数据文件，这里用到的是mif文件，里面保存了数种波形（正弦波，方波，三角波，锯齿波）的点值，这些点值是由前期采样得来的，然后编写verilog
去追远风·2024-01-20 09:52

【FPGA & Verilog】使用教程 3-8译码器（原理图输⼊设计）

实验一：3-8译码器（原理图输⼊设计）⼀：实验⽬的1.了解3-8译码器的电路原理，掌握组合逻辑电路的设计⽅法2.掌握QuartusII软件原理图输⼊设计的流程⼆：实验内容2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊，Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真三：实验报告1.给出3-8译码器的真值表：2.实验步骤
去追远风·2024-01-20 09:52

【Quartus | verilog 系列】实现 3-8译码器

实验一：3-8译码器（原理图输⼊设计）2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊，Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真1.给出3-8译码器的真值表：2.实验步骤、实验内容截图（从创建⼯程开始到仿真结束）1.路径设置2.器件选择3.汇总4.创建BDF5.原理图设计6.编译结果7.创建VWF进行功能仿真波形
去追远风·2024-01-20 09:22

Windows下Gvim的安装与配置

因为在公司实习时，主要用的两台电脑放在公司，下班不想带回实验室，所以就在实验室的电脑上安装GVIM，用于配合在Linux下的Verilog训练。2.GVIM的安装最新安
A u g·2024-01-20 08:45

2021牛客OI赛前集训营-提高组（第六场）题解

T1旋律的总数Description牛牛最近在思考，音乐的主旋律似乎数目是有限的。真正的音乐旋律比较复杂，为了简化问题，牛牛把旋律简化成一个长度为n\mathrm{n}n的时间相关的序列a1∼ana_1\sima_na1∼an。序列可以填入的数字为1∼m1\sim\mathrm{m}1∼m。但是对于转调前后的旋律应当被认为是一致的，换言之，如果序列∃k,∀i,ai=bi+k( mod m)\exi
Thunder_S·2024-01-20 05:14

2024年华为OD机考高分攻略-完整题库-两周350分

我是一名软件培训老师，我的学生有上百人顺利通过了华为OD机考，并取得了高分，我将经验分享给大家，华为OD机试2周350分，高效复习策略：1、牛客网刷基础算法题，每个算法都了解一下，用一周时间：华为机试这是算法的基础
2023面试高手·2024-01-20 05:57

Verilog wait语句

Verilog的wait语句是阻塞语句。
暴风雨中的白杨·2024-01-20 04:48

【牛客网华为机试】HJ10 字符个数统计

题目描述编写一个函数，计算字符串中含有的不同字符的个数。字符在ASCII码范围内(0~127，包括0和127)，换行表示结束符，不算在字符里。不在范围内的不作统计。多个相同的字符只计算一次例如，对于字符串abaca而言，有a、b、c三种不同的字符，因此输出3。输入描述：输入一行没有空格的字符串。输出描述：输出输入字符串中范围在(0~127，包括0和127)字符的种数。示例1输入：abc输出：3解题
202xxx·2024-01-20 01:08

基于FPGA实现通信系统：Verilog与HLS的选择与应用

Verilog是一种常用的HDL，适用于在FPGA上实现数字通信系统。
AigcFox·2024-01-20 01:19

链表中倒数最后k个结点

链表中倒数最后k个结点链表中倒数最后k个结点_牛客题霸_牛客网输入一个长度为n的链表，设链表中的元素的值为ai，返回该链表中倒数第k个节点。。
铁蛋Q·2024-01-20 00:08

【记录】求职经历

目标岗位：嵌入式开发1.线上笔试常用算法，比如动态规划、递归等标准模板库（STL）C++11新特性LeetCode刷题牛客刷题2.技术一面3.技术二面4.主管面5.HR面
盛世隐者·2024-01-19 21:07

FPGA 多路分频器实验

本节课讲解2分频、3分频、4分频和8分频的Verilog实现并且学习generate语法功能的应。
QYH2023·2024-01-19 13:22

《C++ Primer》第15章 面向对象程序设计（一）

参考资料：《C++Primer》第5版《C++Primer习题集》第5版15.1OOP：概述（P526）**面向对象程序设计（object-orientedprogramming）**的核心思想是数据抽象
MaTF_·2024-01-19 07:22

【USTC】verilog 习题练习 16-20

16向量翻转题目描述创建verilog电路，将8bit的输入信号按bit翻转，并输出到输出端口，如下图所示：输入格式8bitin输出格式8bitout,为in的向量翻转moduletop_module(
enki0815·2024-01-19 02:01

【USTC】verilog 习题练习 26-30

26进位选择加法器前例中的加法器成为串行进位加法器，只有等前一级的加法器运算结束产生进位位之后，下一级加法器才能利用进位位进行计算，因此电路延时会随加法器串联级数的增加而线性增加，这使得电路计算速度大大降低。设每一级全加器的延时为t，则32bit加法器的延时则为：32t。为降低电路整体延时，我们可以按下图进行设计：我们将电路分为两段，每段实现16bit的加法，为了使高16位与低16位同时进行运算，
enki0815·2024-01-19 02:01

【USTC】verilog 习题练习 11-15

11向量_续1题目描述创建一Verilog模块，将16bit输入信号in分成两个8bit的信号out_hi、out_lo，然后输出，如下图所示：输入格式输入信号in,位宽16bit，类型为wire。
enki0815·2024-01-19 02:00

【USTC】verilog 习题练习 21-25

21基于端口名称的实例化题目描述创建一verilog电路，实现对模块mod_a基于端口名称的实例化，如下图所示：其中mod_a模块的代码为：modulemod_a(outputout1,outputout2
enki0815·2024-01-19 02:59

【牛客周赛Round 27】题目讲解

题目一小红的二进制删数字：小红拿到了一个二进制字符串s，她可以删掉其中的一些字符，使得最终该字符串为一个2的幂（即可以表示为2^k形式的数）。小红想知道，自己最少删几个字符可以达成？请你编写一个函数返回这个答案。具体思路：看到这道题目，我们要联想一个2次幂的整数在二进制中是如何表示的，在整个二进制字符串中只有1个数是1，其余的数字全是0，这样一个数是一个2次幂的整数。所以题意就变成了我要消去字符串
加油，旭杏·2024-01-19 01:43

【OJ】牛客链表刷题

题目1.链表分割1.1题目分析1.2代码2.链表的回文结构2.1题目分析2.2代码这里两道与链表有关的题目均来自牛客。
zxctsclrjjjcph·2024-01-19 01:59

力扣解法汇总1626. 无矛盾的最佳球队

目录链接：力扣编程题-解法汇总_分享+记录-CSDN博客GitHub同步刷题项目：GitHub-September26/java-algorithms:算法题汇总，包含牛客，leetCode，lintCode
失落夏天·2024-01-18 22:28

南京观海微电子----Verilog流水线设计——Pipeline

1.前言在工程师实际开发过程中，可能会经常遇到这样的需求：数据从数据源端不断地持续输入FPGA，FPGA需要对数据进行处理，最后将处理好的数据输出至客户端。在数据处理过程中，可能需要一系列的处理步骤。比如常规的信号进行处理步骤有（这里的处理步骤只是举个例子）：信号解调、滤波、傅里叶变换。假如数据源每10ns输入一个数据，一个采用数据经过信号解调需要10ns，完成滤波需20ns，傅里叶变换需要30n
9亿少女的噩梦·2024-01-18 22:33

牛客周赛 Round 11 解题报告 | 珂学家 | 线性dp+大剪枝

前言整体评价T3和round9的T3重复了，好意外。T4有点意思，比赛中一度不敢下手，然后试试骗分，发现过了。后来才知道，原来元素两两不等，那基本就退化为O(n2)O(n^2)O(n2)了。A.小美的外卖订单编号index1/index0的问题先减1，再加1importjava.io.BufferedInputStream;importjava.util.Scanner;publicclassMa
珂朵莉MM·2024-01-18 16:48

牛客周赛 Round 9 解题报告 | 珂学家 | 平均数定律

前言整体评价C题只能模拟，好像直接用贡献法不行，如果要搞个O(n)时间复杂度还是挺难的。D题挺有趣的，名义上的众数，本质还是平均数构造，这题不是n个众数，就是n-1个众数。而n-1个众数，如何最小化代价挺费思量。A.小美的外卖订单编号因为涉及取模，所以最好的方式，是index0，而不是index1所以对x先左偏移1位，取模后，在右偏移回来形象一点就是：(x-1)%mod+1importjava.i
珂朵莉MM·2024-01-18 16:18

牛客周赛 Round 8 解题报告 | 珂学家 | 构造 + 树形DP

前言人工智能究竟能不能拥有和人一样的“爱”。看完这本书的我觉得，这种爱，人工智能不应该去渴求拥有。整体评价原题场吧，开赛前就直言不讳说是来自美团的笔试题。整体还是简单，D这个树形DP不错，可能有段时间没写树形DP题。A.小美的排列询问简单题，线性遍历即可。importjava.io.BufferedInputStream;importjava.util.Scanner;publicclassMai
珂朵莉MM·2024-01-18 16:47

牛客周赛 Round 10 解题报告 | 珂学家 | 三分模板 + 计数DFS + 回文中心扩展

前言整体评价T2真是一个折磨人的小妖精，写了两版DFS，第二版计数DFS才过。T3是三分模板，感觉也可以求导数。T4的数据规模才n=1000，因此中心扩展的O(n2)O(n^2)O(n2)当仁不让。A.游游的最长稳定子数组滑窗经典题从某个左端点出发，按顺序找到最远的右端点然后把该右端点变成新的左端点，继续寻找直至结束importjava.io.*;importjava.util.*;publicc
珂朵莉MM·2024-01-18 16:44

verilog语法进阶

语句四、casez语句五、三目运算（ternaryconditionaloperator）六、递减运算符（reduction）七、for循环语句八、实例化多个模块（generate）总结前言  本文是针对verilog
FPGA中国创新中心·2024-01-18 15:21

HTTP 头部：你不可不知的网页开发基础（中）

前端开发工程师（主业）、技术博主（副业）、已过CET6阿珊和她的猫_CSDN个人主页牛客高级专题作者、在牛客打造高质量专栏《前端面试必备》蓝桥云课签约作者、已在蓝桥云课上架的前后端实战课程《Vue.js
阿珊和她的猫·2024-01-18 09:54

【牛客网华为机试】HJ2 计算某字母出现次数

题目描述写出一个程序，接受一个由字母、数字和空格组成的字符串，和一个字母，然后输出输入字符串中该字母的出现次数。不区分大小写，字符串长度小于500。输入描述：第一行输入一个由字母和数字以及空格组成的字符串，第二行输入一个字母。输出描述：输出输入字符串中含有该字符的个数。示例1输入：ABCabcA复制输出：2复制说明：最后一个单词为nowcoder，长度为8解题思路统一用upper函数将输入的in_
202xxx·2024-01-18 08:47

Verilog刷题笔记15

题目：Anadder-subtractorcanbebuiltfromanadderbyoptionallynegatingoneoftheinputs,whichisequivalenttoinvertingtheinputthenadding1.Thenetresultisacircuitthatcandotwooperations:(a+b+0)and(a+~b+1).SeeWikipedi
十六追梦记·2024-01-18 06:40

Verilog刷题笔记16

题目：Sincedigitalcircuitsarecomposedoflogicgatesconnectedwithwires,anycircuitcanbeexpressedassomecombinationofmodulesandassignstatements.However,sometimesthisisnotthemostconvenientwaytodescribethecircui
十六追梦记·2024-01-18 06:40

Verilog刷题笔记14

题目：Onedrawbackoftheripplecarryadder(Seepreviousexercise)isthatthedelayforanaddertocomputethecarryout(fromthecarry-in,intheworstcase)isfairlyslow,andthesecond-stageaddercannotbegincomputingitscarry-out
十六追梦记·2024-01-18 06:10

Verilog刷题笔记7

题目：ConnectingSignalstoModulePortsTherearetwocommonly-usedmethodstoconnectawiretoaport:bypositionorbyname.BypositionThesyntaxtoconnectwirestoportsbypositionshouldbefamiliar,asitusesaC-likesyntax.Whenin
十六追梦记·2024-01-18 06:09

Verilog刷题笔记11

wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.LikeeverywhereelseinVerilog
十六追梦记·2024-01-18 06:09

Verilog刷题笔记13

Inthisexercise,youwillcreateacircuitwithtwolevelsofhierarchy.Yourwillinstantiatetwocopiesof(provided),eachofwhichwillinstantiate16copiesof(whichyoumustwrite).Thus,youmustwritetwomodules:and.top_module
十六追梦记·2024-01-18 06:09

Verilog刷题笔记4

题目：Givenan8-bitinputvector[7:0],reverseitsbitordering.Seealso:Reversingalongervector.我的解法：moduletop_module(input[7:0]in,output[7:0]out);assignout[7]=in[0];assignout[6]=in[1];assignout[5]=in[2];assigno
十六追梦记·2024-01-18 06:39

Verilog刷题笔记17

题目：Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysbl
十六追梦记·2024-01-18 06:02

2021-10-21

IT1.牛客网：把二叉树打印成多行2021-10-21（JZ78把二叉树打印成多行）英语1.墨墨背单词：复习50个单词
幸福大黑鸭·2024-01-18 06:11

UVM的guideline

UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。
谷公子的藏经阁·2024-01-18 04:03

牛客-寻找第K大、LeetCode215. 数组中的第K个最大元素【中等】

文章目录前言牛客-寻找第K大、LeetCode215.数组中的第K个最大元素【中等】题目及类型思路思路1：大顶堆思路2：快排+二分+随机基准点前言博主所有博客文件目录索引：博客目录索引(持续更新)牛客-
长路 ㅤ   ·2024-01-18 01:02

C++从零开始的打怪升级之路(day13)

语言还有简单的数据结构，如果有小伙伴想和我一起学习的，可以私信我交流分享学习资料那么开启正题今天学了一些基础的string的函数，刷了一些题，等string学完了再总结语法，函数1.把字符串转换成整数把字符串转换成整数_牛客题霸
云淡风轻kk·2024-01-18 01:27

Java中的Servlet你了解吗？

☆*o(≧▽≦)o*☆嗨~我是小奥个人博客：小奥的博客CSDN：个人CSDNGithub：传送门面经分享（牛客主页）：传送门文章作者技术和水平有限，如果文中出现错误，希望大家多多指正！
欧克小奥·2024-01-18 00:26

MySQL中的in+子查询应该如何优化

☆*o(≧▽≦)o*☆嗨~我是小奥个人博客：小奥的博客CSDN：个人CSDNGithub：传送门面经分享（牛客主页）：传送门文章作者技术和水平有限，如果文中出现错误，希望大家多多指正！
欧克小奥·2024-01-18 00:26

数位DP万能模板

☆*o(≧▽≦)o*☆嗨~我是小奥个人博客：小奥的博客CSDN：个人CSDNGithub：传送门面经分享（牛客主页）：传送门文章作者技术和水平有限，如果文中出现错误，希望大家多多指正！
欧克小奥·2024-01-18 00:25

Java中的Socket你了解吗

☆*o(≧▽≦)o*☆嗨~我是小奥个人博客：小奥的博客CSDN：个人CSDNGithub：传送门面经分享（牛客主页）：传送门文章作者技术和水平有限，如果文中出现错误，希望大家多多指正！
欧克小奥·2024-01-18 00:49

牛客网【Python专项练习】错题笔记

2021.09.20练习记录1、已知a=[1,2,3]和b=[1,2,4]，那么id(a[1])==id(b[1])的执行结果（）ATrueBFalse解析：答案选A。Python为了提高内存利用效率会对一些简单的对象（如数值较小的int对象，字符串等）采取重用内存地址的方法。所以Python中有一个小整数对象池，范围为[-5,256]。对于在这个范围内的整数，不会新建对象，直接从小整数池中取。2
早知晓·2024-01-17 21:36

牛客周赛 Round 23 解题报告 | 珂学家 | 构造场 + 容斥/状态 0-1背包

《精益数据分析》读书笔记——数据与产品类型1.引言1.1背景介绍上一个主题，我们谈到了业务阶段与关键指标之间的联系，明确了精益数据分析循环中的具体环节、指标的选择以及快速寻找正确指标的方式。精益数据题解|EFGE考虑背包中一个物体进入dp过程即可删去同理#includeusingnamespacestd;constin美团美团已经面完三个月了，但是还没有oc，流程也没结束，这是什么情况啊……有没有
2301_78234743·2024-01-17 15:38

verilog编程题

verilog编程题文章目录verilog编程题序列检测电路（状态机实现）分频电路计数器译码器选择器加减器触发器寄存器序列检测电路（状态机实现）moduleDetect_101(inputclk,inputrst_n
江江江江江江江江江·2024-01-17 10:35

【FPGA/verilog -入门学习17】vivado 实现串口自发自收程序

1，需求PC使用串口助手给FPGA板发送9600波特率的数据，FPGA板接收到数据后，回复同样的数据给PC2，需求分析按模块可以划分为：rx接收模块，将输入的8位并行rx数据转换成[7:0]rx_data信号，当数据接收完成后，同时生成一个rx_done信号。bsp_generate_clk_en:接收波特率时钟产生模块，当rx接收到数据时，给一个start信号给波特率时钟产生模块，由bsp时钟产
王者时代·2024-01-17 10:31

【SQL】SQL语法小结

相关资料参考链接1：SQL语法（超级详细）参考链接2：史上超强最常用SQL语句大全SQL练习网站：CSDN、牛客、LeetCode、LintCodeSQL相关视频：推荐书籍：文章目录数据分析对SQL的要求
小手の冰凉·2024-01-17 07:54

牛客周赛 Round 28 解题报告 | 珂学家 | 组合数学 + 离散化&；树状数组

24届没题解|#自守数##include#include#includebool题解|#等差数列##includeintmain(){intn;scanf("%d",&n);牛客周赛Round28解题报告
愤怒的小青春·2024-01-17 04:30
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