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CLK
I2C FPGA实现
moduleiic_wr_ctrl(inputsys_
clk
,inputrst_n,inputkey_wr,inputkey_rd,inoutsda,outputregscl,outputclk,outputila_
clk
dataiyangnishuo
·
2020-08-16 19:03
FPGA
IIC（I2C)总线 FPGA Verilog HDL
IIC（I2C)总线FPGAVerilogHDL配置文件：根据具体的IIC设备改一下时钟频率就可以产生正确的时钟波形`defineSYS_
CLK
50_000_000`defineSCL_
CLK
400_000
那是一段痛苦的记忆
·
2020-08-16 18:41
verilog
总线
IIC
I2C
FPGA
项目中两个verilog代码设计技巧
技巧一：当某信号出现下降沿时，输出一个
clk
时钟周期的高电平使能信号，程序代码如下：assignf_in_edge=(~f_in_m)&f_in_n;//productingoneperiodnegedgesingnalalways
weixin_30808253
·
2020-08-16 18:27
用verilog实现串行信号转8bit并行信号
输入信号有时钟信号
clk
，复位信号rst和串行数据输入信号din。输出信号为8bit并行信号dout。
summer_awn
·
2020-08-16 17:38
verilog
verilog
fpga
xilinx的offset 时序约束
方法：NET"ADC_
CLK
_P"TNM_NET
taiyangshenniao
·
2020-08-16 17:07
FPGA
and
modulsim
关于串并转换的VERILOG代码
位并行数据的转换,以及8位并行数据到串行数据的转换.具体是哪种转换由sp控制端决定,当sp=1时,是串行输入/并行输出;当sp=0时,是并行输入/串行输出.一,模块定义以及功能描述输入端口输入说明rst复位信号
clk
springone
·
2020-08-16 17:34
IC/FPGA
Verilog中关于总线的代码
n位寄存器代码：moduleregn(R,Rin,
clk
,Q);//Rin含义：若Rin=1，则组成寄存器的n个触发器被来自于输入信号R的n个数位加载，否则这n个触发器保持当前数据不变。
mikiah
·
2020-08-16 17:33
verilog
【Grace卫星】Grace卫星精度知识点。
4、使用的是.sp3和.
clk
_30s事后产品，属于事后精密定轨道，Bernese可以达到5cm之内。5、结论：目前感觉SPP不理想没有达到5m左右的精度，PPP精度理想，先用
XiaoGongWei18
·
2020-08-16 17:58
Grace
PPP
卫星定轨
Verilog 三种调用模块方式
三种调用模块方式1.把参数设置为一个端口子模块：moduleled2(inputClk,inputRst_n,input[15:0]Cnt_max,outputregled);top模块例化：led2u0(.
Clk
奔跑的技工z
·
2020-08-16 16:01
quartus
一个移位寄存器的小栗子
moduleaaa(
clk
,clr,din,dout);inputwireclk,clr,din;outputreg[7:0]dout;always@(posedgeclk)beginif(clr)dout
奔跑的技工z
·
2020-08-16 16:01
Verilog
异步复位信号的 recovery和removal
简而言之，DFF的复位置位信号不要在
clk
的跳变沿附近变化，而是要远离
clk
沿。一般逻辑对此时序不用关心，比如很多模块的操作流程是复位完了，才开启模块时钟，再启动模块工作。
易水寒江
·
2020-08-16 15:30
AVR 看门狗使用
defineDISP_DDRDDRB#defineDISP_PORTPORTB//看门狗WDT初始化程序voidwdt_init(void){asm("wdr");//clrwdtWDTCR=0x0F;//enablewdt,
clk
春江花月夜晨
·
2020-08-16 13:26
AVR
ov5640启动流程
c0a5d3d0ndx=3num=2[217.034306]--CAMERA--ov5640_sensor_open_init[217.037717]ov5640_sensor_open_init:msm_camio_
clk
_rate_set
Rexxxxxxxxxx
·
2020-08-16 04:58
嵌入式
基于FPGA的流水灯实现
方法一：modulerun_led(
clk
_i,rstn_i,led_o);inputclk_i;inputrstn_i;output[3:0]led_o;reg[3:0]led
zhengshanlew
·
2020-08-16 04:34
VGA控制器（FPGA）
outputvs,outpuths,output[4:0]r,output[5:0]g,output[4:0]b);pllpll_inst(.areset(~rst_n),.inclk0(refclk),.c0(
clk
yang_wei_bk
·
2020-08-16 04:45
作业3 DDS模块设计
频率字字长32位，波表ROM尺寸为10比特地址，1024个word波形格式为2补码格式，12比特量化每个
CLK
输出一个有效样点。输入信号为频
xiu52t
·
2020-08-16 04:49
EDA硬件设计
fpga
SDRAM控制器仿真
项目名称SDRAM控制器仿真项目说明仿真代码，进行例化，sdram_
clk
=~
clk
主要是要在sdram时钟的上升沿进行采样数据，数据中心在时钟上升沿`timescale1ns/1ns`defineclk_period10modulesdram_ctrl_tb
xxgyh
·
2020-08-16 03:06
项目进阶
verilog传参
parameterpara1=50,para2=80)(inputclk,inputrst_n);...endmodule//例化传参...transtrans#(.para1(20),.para2(30))(.
clk
xxgyh
·
2020-08-16 03:35
fpga笔记
SDRAM 控制器 Verilog HDL by Lion A
VerilogHDLmodulesdram_controller(/*HOSTINTERFACE*/wr_addr,wr_data,wr_enable,rd_addr,rd_data,rd_ready,rd_enable,busy,rst_n,
clk
那是一段痛苦的记忆
·
2020-08-16 03:15
verilog
FPGA开发中时序不满足（建立时间）的典型案例及解决方法
那么重新加入chipsrop，查看设置，发现他的采样时钟时AD_
CLK
_out，这
ERROR:99
·
2020-08-16 03:54
FPGA基础和应用
FPGA-片内ROM FIFO RAM连用
fifo的读写并把读出的数据输出到ram里并读出数据检验数据的正确性直接贴代码吧，没什么难度：都是IP核的应用熟悉下流程`timescale1ns/1psmodulerom_fifo_controller(
clk
Vuko-wxh
·
2020-08-16 03:31
FPGA专栏
验证DDS输出
设置为stream默认2、添加仿真tb`timescale1ns/100psmoduleAA_tb();regclk;regrst_n;initialbegin#0
clk
=1'b0;#2rst_n=1'
LYC_0504
·
2020-08-16 03:05
FPGA
采用DDS(数字频率合成法)设计信号发生器，完成设计方案。
2、信号的频率关系时钟
CLK
的频率为固定值f，在
CLK
weixin_34348111
·
2020-08-16 03:27
一个很好的解释阻塞赋值与非阻塞赋值的例子
1modulebnbasm(/*AUTOARG*/2//Outputs3q1,q2,4//Inputs5
clk
_osc6);7inputclk_osc;8output[7:0]q1,q2;910reg[
weixin_30568715
·
2020-08-16 02:15
基于PWM的呼吸灯设计(Verilog版)
moduleBreath_Led(
clk
,rst,led);inputclk,rst;outputregled;reg[19:0]count;reg[19:0]duty_cycle;always@(posedgeclk
weixin_30512785
·
2020-08-16 02:07
FPGA学习笔记. DDS
时钟
clk
下，cnt2^N,Fo=1。添加一个blockmeneryIP，存放正弦波相位-幅度表，由相位累加来查询地址。生成COE文件位宽32bit深
weixin_30361753
·
2020-08-16 02:54
stm32cubemx i2c sr2 busy
解决方法：先使能I2C_
CLK
，再使能GPIO_CLKvoidHAL_I2C_MspInit(I2C_HandleTypeDef*i2cHandle){GPIO_InitTypeDefGPIO_InitStruct
shaozhuanging
·
2020-08-16 01:35
EDA实验DDS设计
-频率字字长32位，波表ROM尺寸为10比特地址，1024个word-波形格式为2补码格式，12比特量化-每个
CLK
输出一个有效样点
jerryxia2017
·
2020-08-16 01:02
采用FPGA IP实现DDR的读写控制的设计与验证
系统中RAM规模不断增加，比如视频监控、图像数据采集等领域，图像处理的实时性对RAM带宽的要求不断增加，传统的SDRAM在带宽上已经逐渐无法满足应用要求，DDRSDRAM(双倍速率SDRAM)采用在时钟
CLK
sean_hy2009
·
2020-08-16 01:57
基于verilog的单周期处理器设计
设计整体框图如下：顶层模块如下moduleSingleCycleCpu(
clk
,
里程。。
·
2020-08-16 01:35
fpga_key_Led
modulekey_led(inputsys_
clk
50,inputrst_n,input[3:0]key,outputreg[3:0]led);reg[1:0]led_ctr;reg[23:0]cnt
吃面加香菜
·
2020-08-16 01:30
fpga
Verilog VHDL fpga_flow_led 小程序大注意
moduleflew_led(inputsys_
clk
,//定义系统时钟为输入inputsys_rst_n,//定义复位为输入outputreg[3:0]led//定义输出位宽为4的reg型led);reg
吃面加香菜
·
2020-08-16 01:30
fpga
fpga
verilog
异步fifo设计要点
另外一篇博客中有这样的话：同步rd_cntr至
clk
_write时钟域，再与wr_cn
qq_41776667
·
2020-08-16 01:52
fpga
异步fifo设计总结
可以用以下方法：开始读FIFO时刻用rdusedw控制，停止读FIFO时刻用rdusedw控制，在rd_
clk
时钟域下,去看rdusedw是否满足条件。
qq_41776667
·
2020-08-16 01:21
存储器
呼吸灯设计与实现
（二）源码展示moduleled_breath(
clk
,rst_n,led);inputclk;//系统输入时钟，50MHzinputrst_n;//复位outputregled;//呼吸灯parameterCNT
晓风拂面
·
2020-08-16 01:11
FPGA和LED灯项目
FPGA实现VGA显示图片
以分辨率为640x480为例，刷新速率为60Hz，每幅图像每行有800个
clk
,有525个行,完成一幅图像的时间是1s/60=16.6ms，完成一行的时间为16.6/525=31.75us,完成一个像素的时间约为
qq_37405067
·
2020-08-16 00:10
verilog
FPGA
FPGA 之 DDS简易 原理阐述
其原理图如下图所示下面以代码的形式来解释此图的原理假设
Clk
时钟频率为100MHZ周期为10ns,假设data可以组成32点正弦波信号always@(posedgeClk)time<=time+1'b1
有点、
·
2020-08-16 00:40
FIFO设计中的深度计算
http://www.asic-world.com/tidbits/index.htmlFIFO设计中的深度计算写时钟频率w_
clk
,读时钟频率r_
clk
,写时钟周期里，每B个时钟周期会有A个数据写入FIFO
ChipArtist
·
2020-08-16 00:58
EDA
异步FIFO中的几个难点问题思考与解释
另外一篇博客中有这样的话：同步rd_cntr至
clk
_write时钟域，再与wr_cn
moon9999
·
2020-08-16 00:13
杂七杂八
verilog
小梅哥实战指南复习笔记第3章：FPGA基本数字逻辑设计
UART_RX3.4BCD计数器/******************************p1423.4.2级联BCD码计数器********************************/moduleBCDcnt(
clk
Coin_Anthony
·
2020-08-15 23:32
小梅哥复习笔记
verilog
DDR3布线的那些事
）：数据（DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与
CLK
湮雨塵飛
·
2020-08-15 23:45
DDR3布线重要知识
FPGA驱动12864液晶
USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYlcd12864ISPORT(
CLK
henhen2002
·
2020-08-15 23:01
FPGA学习
FPGA中对FIFO深度的计算
写时钟周期w_
clk
,读时钟周期r_
clk
,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？
翊沐
·
2020-08-15 22:19
fpga
IC数字常见问题（四）握手处理和异步FIFO
握手信号握手电路的实现：双方对握手信号（req和ack）分别使用脉冲检测方法进行同步接收方利用脉冲有效沿对传输的数据进行锁存完成数据锁存后通知接收方modulehandshake(
clk
,rst_n,req
人无再少年97
·
2020-08-15 22:02
工作
VHDL呼吸灯源码解析
useieee.std_logic_unsigned.all;申明器件实体,输入和输出接口其中clkin为时钟输入信号,clkout和clkout2为呼吸灯输出信号.异步输出呼吸灯效果entityledisport(
clk
varC
·
2020-08-15 22:43
vhdl
verilog编写异步时序中的握手信号
来看下图上图din为
clk
_1时钟下产生的数据，在
clk
_2时钟下产生dout，由于
clk
SLAM_masterFei
·
2020-08-15 22:40
数字电路
Verilog
FPGA
fpga闪烁的led灯
moduledemo_led(
clk
,rst_n,led_out);inputclk;inputrst_n;outputled_out;//regrled_out;parametertime1=23'd5
Ruanyz_china
·
2020-08-15 22:38
verilog
序列信号产生器的verilog HDL 设计
直接给出verilogHDL设计代码：//有限状态机方式实现001011序列信号产生器modulesequence_signal_fsm(
clk
,rst_n,dout);inputclk,rst_n;outputdout
李锐博恩
·
2020-08-15 22:35
Verilog/FPGA
实用总结区
序列信号产生器
SDRAM控制器设计
项目名称SDRAM控制器设计具体要求给sdram存入100个数据并读出设计说明模块设计端口设计及端口说明并包含参数文件modulesdram_ctrl(
clk
,rst_n,wr,rd,caddr,raddr
xxgyh
·
2020-08-15 21:15
项目进阶
基于FPGA的LED流水灯设计
1.首先分别建立建立两个模块div_
clk
和led_control。
蛮苍荒原
·
2020-08-15 21:59
FPGA
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