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CLK
STM32F051 IIC模块代码
(void){GPIO_InitTypeDefGPIO_InitStructure;I2C_InitTypeDefI2C_InitStructure;RCC_I2CCLKConfig(RCC_I2C1
CLK
_HSI
wxhjk
·
2020-07-12 16:45
DDR2信号分类及等长设计
忽略电源,地网络.DDR2可以分为以下三类:1,差分时钟信号:
CLK
_N,
CLK
_P2,数据线DQ0~DQ15,数据掩码信号DQM0,DQM1,数据选通信号DQS*_N,DQS*_P3,地址线/控制线:
·聼雨。
·
2020-07-12 11:36
FPGA中对异步信号的处理(很好)
比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句NETREF_
CLK
27MTNM_NET=REF_
CLK
27M_grp;TIMESPECTS_REF_
CLK
27M
weixin_30537391
·
2020-07-12 06:10
ISE中FIFO IP核的Standard FIFO和First-word-Fall-Through模式的仿真比较
接下来分别对两种模式下的FIFO进行仿真，testbench如下1modulefifo_test;23//Inputs4regrst;5regwr_
clk
;6regrd_
weixin_30414305
·
2020-07-12 05:16
ISE的IP核clocking wizard使用和例化
datasheet：https://www.xilinx.com/support/documentation/ip_documentation/
clk
_wiz/v4_2/pg065-
clk
-wiz.pdf
橙色半瓶水
·
2020-07-11 23:14
FPGA
XILINX
testbench
android debug command commonly with qcom chip
adbshellsettingsputsystemscreen_off_timeout3600000//keepdisplayongrover:/#cat/d/
clk
/enabled_clocks>/data
robinyeung
·
2020-07-11 22:10
linux
kernel
ISE_FIFO_IP核接口测试
接口代码这里是生成的ip核的代码接口fifo_ipfifotest(.rst(rst),//inputrst.wr_
clk
(wr_
clk
),//inputwr_
clk
.rd_
clk
(rd_
clk
),//
ty_xiumud
·
2020-07-11 20:17
FPGA逻辑篇
ESP32 各种时钟参数值设置
头文件：esp-idf/components/soc/esp32/inclued/soc/soc.h//PeriheralClock{{#defineAPB_
CLK
_FREQ_ROM(26*1000000
luck_horse
·
2020-07-11 14:27
ESP32
关于双时钟fifo的延迟问题
我用FIFO的IP弄了一个FIFO，发现wr_rst_busy要再wr_
clk
,和rd_
clk
都有的时候，经过若干个始终周期后才跳变为0.请问下为什么含笶半歩顛(764723019)16:37:40异步
mcupro
·
2020-07-11 13:33
群讨论记录
PetaLinux
ZEDBOARD
ZYNQ7
FPGA
总结和计划
VHDL借助十进制计数器实现100进制计数器 74160
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount100ISport(
clk
:instd_logic
koala_cola
·
2020-07-11 10:24
STM32F103控制AD7606采集模拟信号
GPIO_InitTypeDefGPIO_InitStructure;SPI_InitTypeDefSPI_InitStructure;RCC_APB2PeriphClockCmd(AD_SPI_CS_GPIO_
CLK
jlp101585
·
2020-07-11 09:11
单片机
VC++
ADC芯片TLC549的Verilog HDL
1.TLC549简介TLC549是美国德州仪器公司生产的8位串行A/D转换器芯片，可与通用微处理器、控制器通过
CLK
、CS、DATAOUT三条口线进行串行接口。
猪头辉
·
2020-07-11 09:20
关于I2C锁死的解决方案
voidI2C_Again_Init(I2C_HandleTypeDef*hi2c){GPIO_InitTypeDefGPIO_InitStruct;if(hi2c->Instance==I2C2){__HAL_RCC_I2C2_
CLK
_ENABLE
宁静以致墨
·
2020-07-11 02:24
I2C
DAC——AD5060的使用
`timescale1ns/1ns`include"
CLK
_divide.v"moduleAD5060(
clk
,rst,NL_SCLK,NL_SDIN,NL_SYNC);inputclk,rst;outputNL_SCLK
BerryHagge
·
2020-07-10 20:35
Verilog
使用Xilinx FIFO IP核的总结（一）
FIFOIP核的总结（一）第一次使用Vivado中的FIFOgenerator,同步FIFO的常用端口也就10个左右：
CLK
；srst:复位端口读相关：dout:FIFO数据输出（output）；empty
chenniangu7653
·
2020-07-10 16:54
三位数码管显示实验总结
记录记录这个实验过程，由于这个实验并没有要求要提交实验工程，懒狗本人用的是老师的工程文件模4计数器顶层电路图（含管脚分配的）截图+文字说明此处管脚分配在模4计数器作为元件的顶层电路，可见输入
clk
在pin91
犬さん
·
2020-07-10 11:48
数字系统实验
I2C接口
一、I2C总线协议内容1.I2C总线引脚定义SDA(I2C数据引脚)
CLK
(I2C数据引脚)2.I2C总线物理连接I2C总线物理连接如下图所示，SDA和
CLK
连接线上连有两个上拉电阻，当总线空闲时，两根线均为高电平
朝辞暮见
·
2020-07-10 10:39
ARM
MSP430F149学习之路——UART
代码一：1#include2voidint_
clk
()3{4BCSCTL1&=~XT2OFF;5BCSCTL2|=SELM_2+SELS;6do7{8IFG1&=~OFIFG;9for(inti=0;i2voidint_
clk
weixin_34270865
·
2020-07-10 08:21
电赛总结（二）——AD芯片总结之高速AD9224
一、特性参数1、12位高速AD2、高达40MSPS的高速AD芯片3、噪声小二、芯片管脚图三、管脚功能说明管脚名称功能
CLK
参考时钟输入端BIT12-1数据输出端（1是低位，12是高位）OTR“1”超出参考电压范围
weixin_33828101
·
2020-07-10 07:57
LFSR(线性反馈移位寄存器)
modulecy4(q3,
clk
,pre_n);inputclk,pre_n;outputregq3;regq2,q1;always@(posedgeclkornegedgepre_n)if(!
一起拼，一起加油
·
2020-07-10 00:38
嵌入式学习
PAT(B1026.程序运行时间)
同时还有一个常数
CLK
_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用clock()，获得一个时钟打点数
ljz2015301785
·
2020-07-10 00:57
PAT
Verilog 6位数码管LG3661BH 的动态显示
modulesmg(
clk
,Rst_n,dig,sel,led);inputclk;//50m晶振inputRst_n;//复位键outputreg[7:0]dig;//数码管abcdefghoutputreg
XinLuHuang
·
2020-07-09 23:51
Verilog
FPGA
CC3200——定时器定时时间的计算
// //EnableandResetthetimerblocks // MAP_PRCMPeripheralClkEnable(PRCM_TIMERA0,PRCM_RUN_MODE_
CLK
Andrew_Qian
·
2020-07-09 20:34
毕业设计——CC3200
FPGA基础之锁存器与触发器的设计
blog.csdn.net/lg2lh/article/details/39081061一、锁存器首先设计锁存器的时候应该清楚什么是锁存器，锁存器其实是对电平信号敏感的，一定信号是电平敏感的，和时钟边沿
clk
点滴滴123
·
2020-07-09 17:00
阻塞与非阻塞赋值的区别，看完就理解了
always@(posedgei_
clk
)beginb=a;c=b;end注意：a的值赋给b，b的值赋给c，是在同一个时钟上升沿完成，如下图仿真结果。非阻塞赋值：always块内，2条语句同时执行。
romme426
·
2020-07-09 16:25
FPGA
基干Hal库的STM32F030C8T6的低功耗测试
__HAL_RCC_PWR_
CLK
_ENABLE();HAL_PWR_EnterSTANDBYMode();待机模式(HAL_PWR_EnterSTOPMode(PWR_LOWPOWERREGULATOR_ON
edanLee
·
2020-07-09 15:32
技术
STM8S各个模块初始化
/***************可选择的内部或者外部时钟*******************/#ifdefHSE_EXTvoidClkInit(void){
CLK
_ICKR=0X00;//禁止高速内部时钟
冯兄化吉
·
2020-07-09 14:01
STM8
边沿检测Verilog实现（包含上升沿，下降沿，双边沿）
具体请参见下面代码:moduleedge_detect(
clk
,rst,signal,pos_edge,neg_edge,both_edge);inputclk;i
bleauchat
·
2020-07-09 13:37
verilog基础
【转】中断触发方式的比较
边触发应该应触发器来描述：输入引脚（当作触发器的
CLK
）－－－－>触发器------>中断控制器，当输入引脚的相应的沿到来时，就会将触发器置1，并触发中断，触发器会一直保持电平1除非在ISR中用一条语句清
wzz_momo
·
2020-07-09 01:38
Linux
Driver
3 算术逻辑单元题库
A、
CLK
-to-QtimeB、SetuptimeC、Holdtime解析：2、对于一个4输入或门，当输入信号为1010和0110，输出信号为11103、对于一个4输入与门，当输入信号为1010和0110
闲狗
·
2020-07-09 01:32
Computer
Organization
verilog8位乘法器的流水线实现
分频模块将50mhz的信号分解成200hz的信号控制模块将输出分解成4组信号4组信号刷新数码管8位流水线乘法器，四个时钟周期得到结果：modulemulit_8bitspipelining(a,b,
clk
L Y C
·
2020-07-08 22:18
verilog
异步FIFO的设计思路及verilog代码
一：设计要点1.结构框图如上图所示的同步模块synchronizetowriteclk，其作用是把读时钟域的读指针rd_ptr采集到写时钟（wr_
clk
）域，然后和写指针wptr进行比较从而产生或撤消写满标志位
橙子
·
2020-07-08 21:45
dsPIC33EP 时钟初始化程序
//文件名p33
clk
.h#ifndef_P33
CLK
_H_#define_P33
CLK
_H_//#include"p33
clk
.h"#defineWDT_ENB_SWDTEN=1#defineWDT_DIS_SWDTEN
weixin_34288121
·
2020-07-08 17:15
玩转u8g2 OLED库 MAX7219_32X8点阵模块
Fullscreenbuffermode显示“I❤❤U"实验器材Mega2560+MAX7219-32X8点阵模块引脚连接4线软件模拟SPI总线模块引脚Mega2560引脚VCCVCCGNDGNDDIN5CS6
CLK
7
weixin_30625691
·
2020-07-08 14:14
verilog简单实现串口（精简版）
//uart2017.10.9发送接收到的数据//波特率96008个数据位一个停止位无奇偶校验moduleuart(
clk
,//50Mhzrst_n,//resetrx,//inputtx//ouptut
das白
·
2020-07-07 23:01
FPGA
串口
FPGA
verilog
DE2
uart
数电复试复习笔记（下）
电平触发的触发器（SR触发器）触发信号输入端口：增加了时钟信号（
CLK
），触发器
麦大佬的小弟
·
2020-07-07 23:12
读书笔记
mtk6735调屏参数
（所谓的RGB接口指的是必须用BB的controller，数据必须通过点，行，帧
clk
等由cpu去控制数据显示
lalalalala
·
2020-07-07 14:15
烦人的Verilog课程设计
中午verilog实验，自己对verilog不熟，导致直接瞎弄了很久，时序仿真只用
clk
,逻辑仿真才有输入，时序module里面input不能赋值，输出要用wire型。多位显示可用数组寄存。
幻影翔
·
2020-07-07 09:37
实例六 自动售饮料机
设计原理自动售货机的信号定义：
clk
：时钟输入；reset：系统复位信号；half_dollar：代表投入5角硬币；one_dollar：代表投入1元硬币；half_out：表示找零信号；dispense
FPGA攻城狮
·
2020-07-07 09:37
教育
FPGA
Robei案例
高校
I2S波形记录
R/L的频率就是声音数据的采样频率，如图中的8KB）声音数据DAT一般在
CLK
的上升沿进行采样，有些DAC也是可以调的。每个声道里面可以容纳的
CLK
数必须多于数据的
dfysy
·
2020-07-07 06:27
记录参考
一个STM32F10x 计算波特率的宏（来自buickbuick ）
库里面设置usart的波特率是又乘又除,初始化的代码可以直接用,但要提高代码的效率,就要直接填分数分频值的立即数进入BRR寄存器,改变波特率所以写了下面的宏,希望大家有用/*波特率的分数分频值宏*///
clk
cy757
·
2020-07-07 06:50
STM32
基于FPGA的ARQ功能的实现
停止等待ARQ部分功能的实现1.代码头文件+接收器+发送器+测试激励/*发送装置，首先在存储器中写入八位数据，之后将数据经过并串转换传送*/moduletransmit(rst,
clk
,datain,ack
Darren大朝
·
2020-07-07 03:39
verilog
GNSS数据下载网站整理，包括gamit、bernese更新文件地址[2020.04更新]
从事GNSS研究的小伙伴大豆离不开GNSS数据下载，这里面涉及到数据主要包括观测文件（O文件）、导航星历文件（N文件）、轨道产品文件（sp3、
clk
文件）、数据表文件（gamit、bernese学习所需文件
ydh2017
·
2020-07-07 01:29
GNSS
verilog 里面，always，assign和always@(*)区别
2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成always#25
CLK
_50Mhz
Summertrainxy
·
2020-07-07 00:09
FPGA
verilog
Coursera 学习记录：算术逻辑单元quiz（习题记录）
Holdtime正确Selecttime未选择的是正确的Accesstime未选择的是正确的Inputtime未选择的是正确的Setuptime正确Outputtime未选择的是正确的
CLK
-to-Qtime
Zeal Young
·
2020-07-07 00:34
Coursera
Computer
Organization
Xilinx FIFO 仿真总结
具体时序可参考仿真图的wr_
clk
.Xil
RuningBigCat
·
2020-07-07 00:04
FPGA开发应用
FPGA开发笔记
通过仿真和综合认识T触发器（Verilog HDL语言描述T触发器）
VerilogHDL程序描述//设计1为T触发器，带有异步复位信号modulet_trigger(
clk
,t,rst,q);inputclk,t,rst;outputq;regq
李锐博恩
·
2020-07-07 00:31
Verilog/FPGA
实用总结区
索尼CCD和CMOS图像传感器
ICX825AL-F、ICX205AL-A、ICX285AL-F、ICX429AKL-7、ICX429ALL-7、ICX618ALA-7、ICX674ALG.CMOS:IMX183CQJ-C、IMX183
CLK
-C
Hans__
·
2020-07-06 22:07
推广
华为IC测试面试题1
clk
_200
我是苹果，不是香蕉
·
2020-07-06 21:39
verilog
fpga
Proteus ISIS仿真软件中英文元件名称对照
定时/计数器的使用方法：
CLK
：计数和测频状态时，数字波的输入端。（counterenable)CE：计数使能端；通过属性设置高还是低有效。
Charles_k
·
2020-07-06 15:30
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