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Linux
CLK
GNSS数据下载网站整理，包括gamit、bernese更新文件地址[2020.04更新]
从事GNSS研究的小伙伴大豆离不开GNSS数据下载，这里面涉及到数据主要包括观测文件（O文件）、导航星历文件（N文件）、轨道产品文件（sp3、
clk
文件）、数据表文件（gamit、bernese学习所需文件
ydh2017
·
2020-07-07 01:29
GNSS
verilog 里面，always，assign和always@(*)区别
2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成always#25
CLK
_50Mhz
Summertrainxy
·
2020-07-07 00:09
FPGA
verilog
Coursera 学习记录：算术逻辑单元quiz（习题记录）
Holdtime正确Selecttime未选择的是正确的Accesstime未选择的是正确的Inputtime未选择的是正确的Setuptime正确Outputtime未选择的是正确的
CLK
-to-Qtime
Zeal Young
·
2020-07-07 00:34
Coursera
Computer
Organization
Xilinx FIFO 仿真总结
具体时序可参考仿真图的wr_
clk
.Xil
RuningBigCat
·
2020-07-07 00:04
FPGA开发应用
FPGA开发笔记
通过仿真和综合认识T触发器（Verilog HDL语言描述T触发器）
VerilogHDL程序描述//设计1为T触发器，带有异步复位信号modulet_trigger(
clk
,t,rst,q);inputclk,t,rst;outputq;regq
李锐博恩
·
2020-07-07 00:31
Verilog/FPGA
实用总结区
索尼CCD和CMOS图像传感器
ICX825AL-F、ICX205AL-A、ICX285AL-F、ICX429AKL-7、ICX429ALL-7、ICX618ALA-7、ICX674ALG.CMOS:IMX183CQJ-C、IMX183
CLK
-C
Hans__
·
2020-07-06 22:07
推广
华为IC测试面试题1
clk
_200
我是苹果，不是香蕉
·
2020-07-06 21:39
verilog
fpga
Proteus ISIS仿真软件中英文元件名称对照
定时/计数器的使用方法：
CLK
：计数和测频状态时，数字波的输入端。（counterenable)CE：计数使能端；通过属性设置高还是低有效。
Charles_k
·
2020-07-06 15:30
其他
FPGA 以太网数据发送（无需PHY和变压器）
1.只用网线的PIN3和PIN62.获取电脑的网卡信息ipconfig/all3.代码如下moduleTENBASET_TxD(
clk
20,Ethernet_TDp,Ethernet_TDm);//a20MHzclock
zkf0100007
·
2020-07-06 13:32
FPGA
spartan6—clocking wizard_时钟输出接普通I/O口遇到的问题及解决方案
10M的转换开发环境：XP系统下编译环境：ISE12.2/SP3，ISE(XST)综合工具通过综合仿真环境：ISE12.2/SP3，自带的仿真工具仿真顶层代码如下：moduleclocking_top(
clk
zhenzhen90
·
2020-07-06 12:24
FPGA
C6748定时器64位模式
定时器初始化函数如下：voidTimerInit(void){//配置定时器/计数器2为64位模式TimerConfigure(SOC_TMR_2_REGS,TMR_CFG_64BIT_
CLK
_INT)
UCASers
·
2020-07-06 12:15
DSP驱动
EBAZ4205 ZYNQ 7Z010 裸机程序NAND固化 JTAG调试方法
板子有一颗128Mx16bitDDR3
CLK
800Mhz，一块128M字节NANDFLASH，PS33.333Mhzosc，MIIPHY、两个LED、三个排
helrori
·
2020-07-06 11:18
FPGA verilog 实现的1602 时钟计数器
上代码：Qii9.0编译过，21EDA开发板测试OKmoduleLCD(rst,key1,
clk
,rw,rs,en,da
ywhfdl
·
2020-07-06 11:00
FPGA学习
FPGA——zhixin培训 Day_08——边沿检测
三、设计方案：实序图：五、代码modulecheck_edge(
clk
,rst_n,signal,pos_edge,neg_edge
宇文凡宇
·
2020-07-06 11:44
FPGA
74HC164控制数码管显示
原来164只有一个输入端sda(P10),一个控制位
clk
(P11),还有四个位选：dig1~dig4分别与P13~P15相连，我们可以通过控制dig来达到选位的目的，然后再用sda来向164
yunchow
·
2020-07-06 11:21
STC89C52单片机
FPGA 内部双口块RAM 读写实现
在ISE下实现对FPGA内部块RAM的读写代码：moduleTOP(inputUSER_
CLK
);`defineDL
yanglong890124
·
2020-07-06 10:49
FPGA
【FPGA学习笔记】VHDL中信号属性以及属性函数
1、信号类属性
clk
'EVENTANDclk='1';--上升沿
clk
'STABLEANDclk='1';--稳定的高电平信号2、数据区间类属性SIGNALRANGE1:STD_LOGIC_VECTOR
米多奇米饼
·
2020-07-06 10:22
FPGA
fpga/cpld
【FPGA学习笔记】VHDL中激励信号的产生
并行赋值语句--产生对称信号
clk
<=NOTclkAFTER20NS;--20ns之后为notclk--产生不对称信号w_
clk
<='0'AFTERperiod/4WHENw_
clk
='1'ELSE--
米多奇米饼
·
2020-07-06 10:22
FPGA
【FPGA学习笔记】VHDL学习（六）用VHDL描述基本逻辑电路（时序逻辑电路：触发器，寄存器，计数器）
1、普通寄存器—D触发器--D触发器LIBRARYIEEE;USEIEE.STD_LOGIC_1164.ALL;ENTITYregISPORT(
clk
:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR
米多奇米饼
·
2020-07-06 10:50
FPGA
Posix timers clock_gettime 分析
原文地址：点击打开链接intclock_getres(clockid_tclk_id,structtimespec*res)这个函数就是根据
clk
_id返回相应的time:CLOCK_REALTIMEreal_timeclock
yang_chen_shi_wo
·
2020-07-06 10:42
linux
流水灯的按键方向控制
流水灯的按键方向控制moduleliushuideng(
clk
,rst_n,led_0,sw1_n,sw2_n,sw3_n);inputclk;//时钟信号，50MHZinputrst_n;//复位信号
谢娘蓝桥
·
2020-07-06 09:21
第20章 Linux芯片级移植及底层驱动之时钟驱动
20.8时钟驱动在一个SoC中，晶振、PLL、驱动和门等会形成一个时钟树形结构，在Linux2.6中，也存有
clk
_get_rate（）、
clk
_set_rate（）、
clk
_get_parent（）、
静能生悟
·
2020-07-06 09:48
Linux驱动开发
verilog 变量命名注意事项
当我们在时钟的module里面将时钟输出信号
CLK
_20M赋给
Clk
_20M,而给需要使用时钟
CLK
_20M的模块输入
clk
_20M/
Clk
_20M,这时输入
clk
_20M/
Clk
_20M的模块会因缺少时钟信号而无法正常工作
xiao_du_
·
2020-07-06 08:13
verilog
变量
时钟
大小写
verilog
LCD的控制原理
答：有一条
CLK
时钟线与LCD相连，每发出一次
CLK
(高低电平)，电子枪就移动一个像素。2.颜色如何确定？答：由连接LCD的三组线：R(Red)、G(Green)、B(Blue)确定
李宜君
·
2020-07-06 08:02
verilog实现乘法器
其框图如下：其状态图如下：其实现的代码如下：modulemulti_CX(
clk
,x,y,result);0203inputclk;04input[7:0]x,y;05output[15:0]result
2019_08_14
·
2020-07-06 07:56
RTL
Design
parameters
input
output
module
Verilog实现产生任意占空比的PWM波
源程序端口说明
clk
：时钟信号nreset：复位信号，低电平复位，输出为0en：使能信号，高电平使能输出，低电平输
whik1194
·
2020-07-06 07:28
FPGA
软件编程
xilinx 的FFT IP核的使用手册及仿真结果，matlab仿真结果对比，适合初学者学习
1、FFT的IP核的信号分析
clk
：时钟信号，上升沿有效start：FFT的启动信号，高电平有效。当此信号变高时，开始输入数据，随后直接进行FFT转换操作和数据输出。
我是大马猴
·
2020-07-06 06:22
verilog
fpga
FIFO
IP
FFT
vivado实现按键消抖+按键控制LED
`timescale1ns/1ps//说明：当三个独立按键的某一个被按下后，相应的LED被点亮；//再次按下后，LED熄灭，按键控制LED亮灭modulesw_debounce(
clk
,rst_n,sw1
weixin_44181627
·
2020-07-06 05:40
原创
数电5_2——脉冲触发的触发器
为了避免空翻现象，提高触发器工作的可靠性，希望在每个
CLK
期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器脉冲触发的触发器1.电路结构与工作原理1.1电路结构1.2工作原理
必修居士
·
2020-07-06 05:21
数字逻辑电路
数电5_3——边沿触发的触发器
为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于
CLK
的下降沿（或上升沿）到达时刻的输入信号的状态，与
CLK
的其它时刻的信号无关。
必修居士
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2020-07-06 05:21
数字逻辑电路
双口ram读写
读取单端口时读和写不能同时进行，双端口ram多了一个读地址，可以同时读写设计架构代码设计verilog代码设计ramipcore创建，位宽10，深度1024顶层模块设计moduledram_top(inputa_
clk
xxgyh
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2020-07-06 04:19
fpga实战小项目
verilog
ov5640摄像头使用心得
GPIO_InitTypeDefGPIO_InitStructure;I2C_InitTypeDefI2C_InitStruct;/***DCMI引脚配置***//*使能DCMI时钟*/RCC_AHB1PeriphClockCmd(DCMI_PWDN_GPIO_
CLK
绿波电龙
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2020-07-06 04:18
STM32
FPGA学习笔记15--两种并行执行块
moduleparal1(q,a,
clk
);outputq,a;inputclk;regq,a;initialq<=0;always@(posedgeclk)beginq=~q;endalways@(posedgeclk
Frosty flame
·
2020-07-06 04:52
关于SDIO协议的介绍
SDIO总线拥有9根线，一个
CLK
时钟线，四条DATA双向数据线，一条双向指令线CMD，VDD,VSS1,VSS2电源和地信号线。
Jun J
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2020-07-06 04:46
总线协议
《硬件架构的艺术》第3章精华梳理
多时钟处理技术1.时钟关系2.面临问题3.处理技术3.1时钟命名规则3.2分模块设计4跨时钟域信号传输5跨同步时钟域问题5.1同频0相位差
clk
（单时钟设计）5.2同频恒定相位差
clk
（反相clkor对上级
Ingrid_学习博
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2020-07-06 04:51
74160同步置数法解析(以接成同步八进制计数器为例)
、QC、QB、QA接成0010是为了配合LOAD引脚使用,以将74160的状态置为0010.②计数器的最大状态为1001,当74160到达1001时,通过7400N与非门将LOAD引脚置为0,当下一个
CLK
好梦成真Kevin
·
2020-07-06 03:03
数字电路
基于有限状态机的自动售货机控制电路
（如图为状态转移图）2、使用VHDL实现libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityveding_machineisport(
clk
,rst:instd_logic
酒德麻鹅
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2020-07-06 02:00
VHDL
Verilog HDL语言实现ROM、RAM+有限状态机
(1)、RAM功能代码:moduleshiyan41(
clk
,wren,reset,q);inputclk;inputwren;inputreset;output[7:0]q;reg[4:0]address
JZ_54
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2020-07-06 02:06
文档
Verilog HDL语言设计实现过程赋值+译码器
6.11moduleshiyan21(in,
clk
,out1,out2);inputclk,in;outputout1,out2;regout1,out2;always@(posedgeclk)beginout1
JZ_54
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2020-07-06 02:06
文档
D触发器的二分频电路
将D触发器的Q非端接到数据输入端D即可实现二分频，说白了就是
CLK
时钟信号的一个周期Q端电平反转一次，很好理解。S和R接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。
weixin_34167043
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2020-07-06 00:53
【FPGA】verilog实现的i2c接口控制
输入时钟
clk
=20mhz，计数12+1次后翻转，即可产生一个周期为13x2x50ns=1.3us的方波
clk
_800，这个周期满足规范。也可以改变
weixin_34148508
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2020-07-06 00:33
NIOS II 自定义IP核编写基本框架
关于自定义IP1、接口a、全局信号时钟（
Clk
），复位（reset_n）b、avalonmmslave地址（as_address）片选（as_chipselect/as_chipselect_n）写请求
weixin_33975951
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2020-07-05 23:15
总结:如何驱动DS18B20温度传感器
h"staticvoidDS18B20_GPIO_Config(void){GPIO_InitTypeDefGPIO_InitStructure;RCC_APB2PeriphClockCmd(DS18B20_
CLK
weixin_33957648
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2020-07-05 23:55
【vivado】debug hub时钟不匹配
下图两个ila_0，ila_1，分别对应两个时钟
clk
_out1,
clk
_out2，然后连到一个hub上。
weixin_33901926
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2020-07-05 23:29
使用PWM控制来实现电压的变化控制
假设一个PWM信号，V=+5V，
CLK
=13KHz，Duty=50%，那么它输出的信号就可以看成是一个+2.5V的直流信号。
weixin_30938149
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2020-07-05 22:58
verilog写的LCD1602 显示
www.cnblogs.com/aslmer/p/5801363.html（这是我总结的11条指令集，中英文结合）1、LCD1602基础知识（2）LCD1602操作流程2、代码：modulelcd_1602_driver(
clk
weixin_30809333
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2020-07-05 22:38
74HC164应用
原理如下：每8个
CLK
上升沿，bit分别从QA移至QH，所以给定一个字节，左移后送入至A/B，这样Bit7经过8个上升沿后就输出至了QH。
weixin_30790841
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2020-07-05 22:56
nios ii小实验——SDRAM读写
addressDRAM_BA_0:bankaddress0DRAM_BA_1:bankaddress1DRAM_CAS_N:columnaddressstrobeDRAM_CKE:clockenableDRAM_
CLK
weixin_30776545
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2020-07-05 21:40
（笔记）NIOS II在LCD上显示信息 (FPGA)（DE2) （NIOS II）
实验要点：1.使用DE2光盘DE2_TOP例程添加SOPC2.例化CPU1assignLCD_ON=1'b1;2assignLCD_BLON=1'b1;34LCD_CPUu15(6.
clk
_0(CLOCK
weixin_30588907
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2020-07-05 21:39
乘法器的Verilog HDL实现
modulemulti_CX(
clk
,x,y,result);inputclk;input[7:0]x,y;output[15:0]result;reg[15:0]result;parameters0=
weixin_30548917
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2020-07-05 21:04
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