FPGA;Verilog

基于Xilinx Kintex-7 FPGA K7 XC7K325T PCIeX8 四路光纤卡226

基于XilinxKintex-7FPGAK7XC7K325TPCIeX8四路光纤卡正在上传…重新上传取消一、板卡概述板卡主芯片采用Xilinx公司的XC7K325T-2FFG900FPGA，pin_to_pin
hexiaoyan827·2024-01-18 21:35

基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）

引言：从本文开始，我们介绍下项目中设计的并行LVDS高速DAC接口设计，包括DAC与FPGA硬件接口设计、软件设计等。
FPGA技术实战·2024-01-18 21:34

提高Xilinx FPGA Flash下载速度

最近在编写完FPGA逻辑，成功生成.bin文件后，可以通过Vivado软件进行设置，提高烧写速度。操作如下：（1）布局布线完成后，点击OpenImplementation。
FPGA技术实战·2024-01-18 21:04

Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试

01.DDR3IP核概述7系列FPGADDR接口解决方案如图1所示。
FPGA技术实战·2024-01-18 21:04

SOM-TLK7是一款基于Xilinx Kintex-7系列FPGA自主研发的核心板

核心板简介基于XilinxKintex-7系列FPGA处理器；FPGA芯片型号为XC7K325T-2FFG676I，兼容XC7K160T/410T-2FFG676I，NORFLASH256Mbit，DDR3512M
Tronlong创龙·2024-01-18 21:34

创龙基于Xilinx Kintex-7系列高性价比FPGA开发板SFP+接口

处理器XilinxKintex-7系列FPGA处理器，芯片型号为XC7K325T-2FFG676I，兼容XC7K160T/410T-2FFG676I，高达326K逻辑单元，840个DSPSlice，硬件如下图
Tronlong_·2024-01-18 21:34

关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题

说明：我们在设计外设和Xilinx7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答，希望能给开发者一些指导。
FPGA技术实战·2024-01-18 21:34

明德扬FPGA开发板XILINX-K7核心板Kintex7 XC7K325 410T工业级

MP5650核心板采用XILINX公司Kintex-7系列的XC7K325T-2FFG900I/XC7K410T-2FFG900I作为主控制器，核心板采用4个0.5mm间距120Pin镀金连接器与母板连接，核心板四个脚放置了4个3.5mm固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境下稳定运行。这款MP5650核心板能够方便用户对核心板的二次开发利用。核心板使用XILINX的KINTE
MDYFPGA·2024-01-18 21:03

基于Xilinx K7-410T的高速DAC之AD9129开发笔记（二）

本篇我们重点介绍下项目中FPGA与AD9129互联的原理图设计，包括LVDSIO接口设计、时钟电路以、供电设计以及PCB设计。
FPGA技术实战·2024-01-18 21:03

FPGA之 寄存器、触发器、锁存器

每个slice有8个存储元素，每个存储元素如下图所示：其中四个为DFF/LATCH,可以配置为边沿触发D型触发器或电平敏感锁存器输入上图。D输入可以通过AFFMUX,BFFMUX,CFFMUX或DFFMUX的LUT输出直接驱动,也可以通过AX,BX,CX或DX输入绕过函数发生器的BYPASSslice输入直接驱动。当配置为锁存器时，当CLK为低电平时，锁存器是透明的。另外四个为仅为DFF,它们只能
行者..................·2024-01-18 16:23

verilog语法进阶

语句四、casez语句五、三目运算（ternaryconditionaloperator）六、递减运算符（reduction）七、for循环语句八、实例化多个模块（generate）总结前言  本文是针对verilog
FPGA中国创新中心·2024-01-18 15:21

FPGA的电路结构概述

文章目录1.引言2.FPGA的一般结构2.1概要2.2FPGA三部分构成间的关系：3.小结1.引言结构决定原理。原理未必决定结构。理解FPGA结构，进而能阐明其工作原理很有必要。
中年阿甘·2024-01-18 13:48

【LabVIEW FPGA入门】FPGA中的数学运算

数值控件选板上的大部分数学函数都支持整数或定点数据类型，但是需要请注意，避免使用乘法、除法、倒数、平方根等函数，此类函数比较占用FPGA资源，且如果使用的是定点数据或单精度浮点数据仅适用于FPGA终端。
東方神山·2024-01-18 08:16

分享三篇早期的FPGA 布局布线论文

1.PathFinder:一种基于协商和性能驱动的FPGA布线器LarryMCMURCHIE,CarlEBELING.PathFinder:ANegotiation-BasedPerformance-DrivenRouterforFPGAs
中年阿甘·2024-01-18 08:10

【INTEL（ALTERA）】F-Tile 25G 以太网 FPGA IP RX MAC IP 报告 FCS 错误？

说明当接收来自链路伙伴的外部流量时，F-Tile25G以太网英特尔®FPGAIPRXMACIP使用恢复时钟（o_clk_rec_div64）计时，观察到FCS错误，并且恢复的时钟可能超过ppm差异。
神仙约架·2024-01-18 08:07

Verilog刷题笔记15

题目：Anadder-subtractorcanbebuiltfromanadderbyoptionallynegatingoneoftheinputs,whichisequivalenttoinvertingtheinputthenadding1.Thenetresultisacircuitthatcandotwooperations:(a+b+0)and(a+~b+1).SeeWikipedi
十六追梦记·2024-01-18 06:40

Verilog刷题笔记16

题目：Sincedigitalcircuitsarecomposedoflogicgatesconnectedwithwires,anycircuitcanbeexpressedassomecombinationofmodulesandassignstatements.However,sometimesthisisnotthemostconvenientwaytodescribethecircui
十六追梦记·2024-01-18 06:40

Verilog刷题笔记14

题目：Onedrawbackoftheripplecarryadder(Seepreviousexercise)isthatthedelayforanaddertocomputethecarryout(fromthecarry-in,intheworstcase)isfairlyslow,andthesecond-stageaddercannotbegincomputingitscarry-out
十六追梦记·2024-01-18 06:10

Verilog刷题笔记7

题目：ConnectingSignalstoModulePortsTherearetwocommonly-usedmethodstoconnectawiretoaport:bypositionorbyname.BypositionThesyntaxtoconnectwirestoportsbypositionshouldbefamiliar,asitusesaC-likesyntax.Whenin
十六追梦记·2024-01-18 06:09

Verilog刷题笔记11

wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.LikeeverywhereelseinVerilog
十六追梦记·2024-01-18 06:09

Verilog刷题笔记13

Inthisexercise,youwillcreateacircuitwithtwolevelsofhierarchy.Yourwillinstantiatetwocopiesof(provided),eachofwhichwillinstantiate16copiesof(whichyoumustwrite).Thus,youmustwritetwomodules:and.top_module
十六追梦记·2024-01-18 06:09

Verilog刷题笔记4

题目：Givenan8-bitinputvector[7:0],reverseitsbitordering.Seealso:Reversingalongervector.我的解法：moduletop_module(input[7:0]in,output[7:0]out);assignout[7]=in[0];assignout[6]=in[1];assignout[5]=in[2];assigno
十六追梦记·2024-01-18 06:39

Verilog刷题笔记17

题目：Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysbl
十六追梦记·2024-01-18 06:02

K001 ENCP视频编码芯片

K001ENCP是一款面向FPGA平台的极低代价，极高性能，中下质量的编码器。
fantasy_arch·2024-01-18 06:42

UVM的guideline

UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。
谷公子的藏经阁·2024-01-18 04:03

SFP/SFP+/QSFP/QSFP+光模块和GTP/GTX/GTH/GTZ/GTY/GTM高速收发器

GTZ/GTY/GTM高速收发器SFP/SFP+/QSFP/QSFP+光模块概述SFPSFP+QSFPQSFP+关键参数说明GTP/GTX/GTH/GTZ/GTY/GTM高速收发器区别XILINX7系列FPGA
一只嵌入式爱好者·2024-01-18 01:18

fpga供电电压偏低会怎样_[走近FPGA]之开发板介绍篇

开发板概述在走近FPGA预告篇中，我们已经提到了系列文章使用的开发平台，硬木课堂XilinxArtix7FPGA板，如下图所示。
weixin_39758696·2024-01-17 22:23

基于FPGA&WS2812B的贪吃蛇方案设计(含源码)

第1章基于FPGA&WS2812B的贪吃蛇方案设计1.2贪吃蛇游戏系统的功能需求分析为了更好的实现我们的贪吃蛇游戏系统，我们需要对项目进行功能分析，利于我们对整个系统的分析、架构。
混子王江江·2024-01-17 19:14

Intel FPGA 开发工具 Quartus/ModelSim 20.1.1 安装

官网下载地址：DownloadCenterforFPGAs官网下载需要注册账号，这里也把下图中的所有文件都放到百度网盘。
睡觉学习三餐·2024-01-17 18:46

verilog编程题

verilog编程题文章目录verilog编程题序列检测电路（状态机实现）分频电路计数器译码器选择器加减器触发器寄存器序列检测电路（状态机实现）moduleDetect_101(inputclk,inputrst_n
江江江江江江江江江·2024-01-17 10:35

【FPGA/verilog -入门学习17】vivado 实现串口自发自收程序

1，需求PC使用串口助手给FPGA板发送9600波特率的数据，FPGA板接收到数据后，回复同样的数据给PC2，需求分析按模块可以划分为：rx接收模块，将输入的8位并行rx数据转换成[7:0]rx_data
王者时代·2024-01-17 10:31

SDRAM小项目——命令解析模块

简单介绍：在FPGA中实现命令解析模块，命令解析模块的用来把pc端传入FPGA中的数据分解为所需要的数据和触发命令，虽然代码不多，但是却十分重要。
小天才dhsb·2024-01-17 10:28

【LabVIEW FPGA入门】使用数字IO卡实现计数器输入功能

方法1：1.首先需要用一个数字IO的输入FPGA端口，并将其拖入程序框图中，同时创建一个循环。2.如果想要在循环中实现累加功能，就可以使用移位寄存器。
東方神山·2024-01-17 09:56

【INTEL（ALTERA）】错误 （14566）： 由于与现有约束 （1 HSSI_Z1578A_CLUSTER） 冲突，拟合器无法放置 0 个外围组件。

说明由于英特尔®Quartus®Prime专业版软件23.2版本存在问题，针对IntelAgilex®7AGI041设备时，使用面向PCIExpress*的R-TileAvalon®Streaming英特尔®FPGAIP
神仙约架·2024-01-17 03:27

基于Mcrosemi M2S090T FPGA 的 imx991 SWIR的SLVS解码（一）

目录一、平台介绍二、器件的简介1、imx991SWIRImageSensor2、M2S090T三、工程1、imx991寄存器配置一、平台介绍工程开发平台：LiberoVersion:20231.0.6Release:v2023.1文本编辑器：Sublimetext3二、器件的简介1、imx991SWIRImageSensorDescription:TheIMX991-AABA-Cisadiagon
江鸟的坚持·2024-01-17 02:16

FPGA 原理图细节--画引脚

BGA引脚表示1.1FPGA此引脚要正确和清晰，会在“PackagePin”中用到次物理接口1.2,MCU只用管对应的GPIO逻辑接口就可以了标识Bank电平标识出对应Bank的电平，在电路设计中可以清晰的知道对应的脚位输出电平
Kent Gu·2024-01-17 01:15

FPGA(主机)STM32(从机)SPI通信(HAL库实现)

FPGA作主机，传输ADC的数据STM32F4作从机。
花椒且喵酱·2024-01-16 23:28

FPGA四选一的多路选择器（用三元运算符?:解决）

例如，在Verilog中，条件运算符?:可以用于if-else语句的简写形式。它的一般语法格式如下：表达式?结果1:结果2如果表达式为真，则结果为结果1；否则结果为结果2。
我来挖坑啦·2024-01-16 22:52

FPGA 移位运算与乘法

项目经验：在FPGA中实现乘法器确实需要消耗一定的资源。这包括
我来挖坑啦·2024-01-16 22:16

【FPGA & Modsim】 抢答器设计

实验步骤：1、在数字逻辑集成开发环境中新建一个抢答器工程；2、编写VerilogHDL源程序；3、编译和
去追远风·2024-01-16 18:09

5.3 Verilog 带参数例化

5.3Verilog带参数例化分类Verilog教程关键词：defparam，参数，例化，ram当一个模块被另一个模块引用例化时，高层模块可以对低层模块的参数值进行改写。
lbaihao·2024-01-16 18:38

Fpga开发笔记（二）：高云FPGA发开发软件Gowin和高云fpga基本开发过程

article/details/135620590红胖子网络科技博文大全：开发技术集合（包含Qt实用技术、树莓派、三维、OpenCV、OpenGL、ffmpeg、OSG、单片机、软硬结合等等）持续更新中…FPGA
长沙红胖子Qt软件开发·2024-01-16 13:17

【XILINX】Vivado 生成msc文件出现[Writecfgmem 68-4] Bitstream at address 0x00000000 has size 84989156 bytes

Bitstreamataddress0x00000000hassize84989156byteswhichcannotfitinmemoryofsize8388608bytes.MCS和Bit文件BIT-->JTAG-->FPGA
神仙约架·2024-01-16 12:10

【INTEL（ALTERA）】Quartus无法为 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP启用锁定至参考 （LTR） 模式在，怎么办

说明由于英特尔®Quartus®PrimeProEdition软件23.1及更早版本存在问题，无法为F-TilePMA/FECDirectPHY英特尔®FPGAIP启用锁定至参考（LTR）模式。
神仙约架·2024-01-16 12:40

【FPGA & Modsim】数字频率计

moduleflag(clk,rst_n,cnt);inputclk;inputrst_n;output[2:0]cnt;reg[31:0]count;reg[2:0]cnt;always@(posedgeclkornegedgerst_n)beginif(~rst_n)begincount=32'd24999)begincnt=3'd6)begincnt==1'b1)beginbcd_valid
去追远风·2024-01-16 12:10

【INTEL（ALTERA）】错误 （19021）：相同的文件名 xx 用于不同的 IP 文件。同一个名称不能用于多个 IP 文件。

说明由于在英特尔®Quartus®PrimeProEdition软件版本22.3上运行CVP设计时出现问题，使用IP升级工具自动更新复位释放英特尔®FPGAIP可能会导致同一IP的.qip和.ip文件包含在英特尔
神仙约架·2024-01-16 12:36

Zynq7020 使用 Video Processing Subsystem 实现图像缩放

1、前言没玩过图像缩放都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。
攻城狮Wayne·2024-01-16 12:17

FPGA时序分析实例篇(上)------逻辑重组和DSP资源合理利用

声明：本文章转载自FPGA开源工坊，作者xiaotudou在开始之前，有个预备知识：当时序不满足下列给出的图的要求时，STA分析(静态时序分析)会报错，在低频时可能忽略不计可以正常运行，但是频率上去之后很有可能会导致电路功能的错误
芯想是陈·2024-01-16 10:40

FPGA时序分析实例篇(下)------底层资源刨析之FDCE和Carry进位链的合理利用

声明：本文章部分转载自傅里叶的猫，作者猫叔本文章部分转载自FPGA探索者，作者肉娃娃本文以Xilinx7系列FPGA底层资源为例。
芯想是陈·2024-01-16 10:40

FPGA节省资源篇------正确处理设计优先级

本文将介绍一种FPGA设计技术，该技术可以改变FPGA设计的规模大小和使用性能。单级逻辑你可以在Xilinx的FPGA中使用可配置逻辑块CLB中的查找表LUT和触发器DFF来实现简单的
芯想是陈·2024-01-16 10:40
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