FPGA;Verilog 第16页

基于FPGA的UART多字节环回实验verilog代码(含帧头帧尾和解码部分)

带仿真工程，数据帧格式如下图：发送数据为：aaff03000E03B186100040011100000000000000110000000000111155CC效果如图：仿真效果图：参考以下文章和视频：FPGA

芯想是陈·2024-01-16 10:10

Verilog语法——6.测试文件使用for和random语句进行赋值

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求：涉及到

鸥梨菌Honevid·2024-01-16 10:09

FPGA引脚 & Bank认知--FPGA 选型的一些常识

关键字HPI/OBanks,HighperformanceTheHPI/Obanksaredeisgnedtomeettheperformancerequirementsofhigh-speedmemoryandotherchip-to-chipinterfacewithvoltagesupto1.8V.HRI/OBanks,HighRangeTheHRI/Obanksaredesignedtos

Kent Gu·2024-01-16 10:09

【FPGA & Modsim】数字时钟

3、使用VerilogHD

去追远风·2024-01-16 10:39

【FPGA & Modsim】序列检测

实验步骤：1、在数字逻辑集成开发环境中新建一个序列检测器工程；2、编写VerilogHDL源程序

去追远风·2024-01-16 10:39

【FPGA & Verilog】4bitBCD码加法器+7段数码管

顶层文件：moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva

去追远风·2024-01-16 10:09

数字前端/FPGA设计——握手与反压问题

声明：本文来自0431大小回前言：在芯片设计或者FPGA设计过程中，流水设计是经常用到的，但是考虑数据安全性，需要与前后级模块进行握手通信，这时候就需要对流水数据进行反压处理，本文将具体介绍握手与反压。

芯想是陈·2024-01-16 10:38

时空联合3D降噪算法

声明：以下文章转载自疯狂的FPGA，作者CrazyFPGA1为什么要降噪？

芯想是陈·2024-01-16 08:25

FPGA之LUT

由于FPGA需要被反复烧写,它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成,而只能采用一种易于反复配置的结构。

行者..................·2024-01-16 01:04

FPGA开发设计

一、概述FPGA是可编程逻辑器件的一种，本质上是一种高密度可编程逻辑器件。FPGA的灵活性高、开发周期短、并行性高、具备可重构特性，是一种广泛应用的半定制电路。

KGback·2024-01-16 00:27

「HDLBits题解」Popcount255

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Popcount255-HDLBitsmoduletop_module

UESTC_KS·2024-01-15 19:25

「HDLBits题解」Adder100i

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Adder100i-HDLBitsmoduletop_module(

UESTC_KS·2024-01-15 19:25

「HDLBits题解」Ringer

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Ringer-HDLBitsmoduletop_module(inputring

UESTC_KS·2024-01-15 19:25

「HDLBits题解」Bcdadd100

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Bcdadd100-HDLBitsmoduletop_module(

UESTC_KS·2024-01-15 19:22

FPGA在工业缺陷检测上的应用实践

目录1.背景2.现状3.FPGA在工业缺陷检测中的优势4.FPGA在工业缺陷检测中的应用实践5.主流的检测算法6.工业缺陷检测及应用场景7.FPGA在工业缺陷检测中的未来发展趋势8.方法9.未来发展方向注意

SteveRocket·2024-01-15 19:20

快速入门系列--AXI总线协议

最近想写一篇关于ZYNQ快速入门的文章，而由于ZYNQ的精髓实质上是如何建立ARM和FPGA之间的联系，所以准备先写一篇关于AXI协议快速入门的文章来打一下基础，也是顺便让我回忆一下AXI协议。

小林家的龙小年·2024-01-15 17:10

快速入门系列--FPGA中的时序分析与约束

一、前言时序分析，是所有的FPGA工程师在成长过程中都绕不开的技术，由于在一开始我们学FPGA的时候设计的系统都是低速简单的，所以就使得时序分析看起来好像并没有卵用，我不学我的系统照样可以跑起来啊，于是慢慢忽视了这一部分的学习

小林家的龙小年·2024-01-15 17:39

FPGA中的乒乓操作思想

乒乓操作的思想乒乓操作主要是为了处理，输入时钟和输出时钟不匹配的问题，也可以算跨时钟处理对于乒乓操作我主要参考了野火的文档，以及下面这篇文章彻底弄懂乒乓操作与并行化_快，快去救列宁！的博客-CSDN博客_乒乓buffer下面开始进入正文比如假如我现在要处理一系列的数据，数据的输入时钟是100M，但是输出数据的时钟受外部的设备限制，只能有50M时钟，那么也就是说，在相同的时间内，输入了100个数据，

小林家的龙小年·2024-01-15 17:09

verilog中的除法运算/

先来看定义为常量的除法当除数不为整数时，看其运算结果。1.testbench2.仿真结果可见，7/2=3.5，实际输出为整数3.div=1再看变量的除法100/4=2525/3=8小数部位省略

纯小白～·2024-01-15 17:08

FPGA流水线除法器（Verilog）原理及实现

FPGA流水线除法器（Verilog）原理及实现流水线除法器原理除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。

锅巴不加盐·2024-01-15 17:07

verilog实现除法器运算

verilog实现除法器运算本文通过verilog实现了一个位宽参数可配置的除法运算模块1，设计思路我们要计算a_data/b_data=div_data----remain_data;确定位宽：若a_data

皮皮宽·2024-01-15 17:06

基于verilog的除法器的实现

本文应该是目前全网最通俗易懂，而且比较全面的用verilog实现除法器的文章。首先说明一下本文的探讨的重点。我们首先从整数的除法开始讲起，然后慢慢延伸到小数的除法，和负数的除法。

小林家的龙小年·2024-01-15 17:32

FPGA, CPU, GPU, ASIC区别，FPGA为何这么牛

一、为什么使用FPGA？众所周知，通用处理器（CPU）的摩尔定律已入暮年，而机器学习和Web服务的规模却在指数级增长。

自恋的情剩·2024-01-15 16:38

牛客Verilog刷题__01 四选一多路选择器

牛客Verilog刷题__01四选一多路选择器1题目概述描述制作一个四选一的多路选择器，要求输出定义上为线网类型状态转换：d011d110d201d300信号示意图：输入描述：输入信号d1,d2,d3,

爱折腾的张Sir·2024-01-15 14:08

【Verilog】HDLBits题解——Circuits/Sequential Logic

SequentialLogicLatchesandFlip-FlopsDflip-flop题目链接moduletop_module(inputclk,//Clocksareusedinsequentialcircuitsinputd,outputregq);////Useaclockedalwaysblock//copydtoqateverypositiveedgeofclk//Clockedal

wjh776a68·2024-01-15 14:05

【Verilog】HDLBits题解——Verilog Language

BasicsSimplewire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleFourwires题目链接moduletop_module(inputa,b,c,outputw,x,y,z);assignw=a;assignx=b;assigny=b;assignz=c;endmoduleInverter题目链接modul

wjh776a68·2024-01-15 14:35

【Verilog】HDLBits题解——Circuits/Combinational Logic

CombinationalLogicBasicGatesWire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleGND题目链接moduletop_module(outputout);assignout=0;endmoduleNOR题目链接moduletop_module(inputin1,inputin2,outputou

wjh776a68·2024-01-15 14:35

【Verilog】HDLBits题解——Verification: Writing Testbenches

Clock题目链接moduletop_module();regclk;initialbeginclk=0;forever#5clk=~clk;enddutdut_inst(.clk(clk));endmoduleTestbench1题目链接moduletop_module(outputregA,outputregB);////generateinputpatternshereinitialbegi

wjh776a68·2024-01-15 14:35

「HDLBits题解」Always casez

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwayscasez-HDLBits//synthesisverilog_input_versionverilog

UESTC_KS·2024-01-15 14:03

「HDLBits题解」Always nolatches

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysnolatches-HDLBits//synthesisverilog_input_versionverilog

UESTC_KS·2024-01-15 14:03

「HDLBits题解」Module cseladd

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UESTC_KS·2024-01-15 14:33

「HDLBits题解」Always case

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwayscase-HDLBits//synthesisverilog_input_versionverilog

UESTC_KS·2024-01-15 14:33

通过生成mcs、bin文件将程序固化到FPGA

通过将程序固化到FPGA，可以做到断电不丢失程序，上电之后就自动启动程序的作用，整个固化步骤主要分为3步，一是修改约束文件，二是生成mcs或bin文件，三是将程序固化到开发板flash1.修改约束文件生成固化文件之前

EfunStudy·2024-01-15 14:00

「HDLBits题解」Always case2

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UESTC_KS·2024-01-15 14:28

开源IC设计工具

原文链接：https://www.asic-world.com/verilog/tools.htmlSimulatorsVerilog-XL:Thisisthemoststandardsimulatorinthemarket

sunvally·2024-01-15 09:16

FPGA概述

文章目录1.什么是FPGA2.学习FPGA有什么用3.学习FPGA需要何种先决条件1.什么是FPGA这个问题太low了，身处数字时代，从事电子信息行业，居然不知道FPGA？岂非笑谈？

中年阿甘·2024-01-15 05:28

【NI国产替代】USB‑7846 Kintex-7 160T FPGA，500 kS/s多功能可重配置I/O设备

Kintex-7160TFPGA，500kS/s多功能可重配置I/O设备USB‑7846具有用户可编程FPGA，可用于高性能板载处理和对I/O信号进行直接控制，以确保系统定时和同步的完全灵活性。

深圳信迈科技DSP+ARM+FPGA·2024-01-15 02:32

具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解

目录1概述2IPexamples功能3IP使用例程4注意事项5DDSIPExamples下载位置1概述本文用于讲解xilinxIP的ddsipexamples（动态配置频率）的功能说明，方便使用者快速上手。2IPexamples功能本examples是月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1）硬

风中月隐·2024-01-14 22:48

FPGA_ZYNQ_XADC

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、ADC介绍二、使用步骤1.搭建FPGABD工程1.1新建工程1.2搭建FPGABD工程1.3生成bit文件导入硬件加载SDK2

小白520号·2024-01-14 15:04

FPGA---新手常见问题(FPGA_Vivado_Error)

1，如何快速找到开发板的各个功能管脚？1）查看用户手册2）网站查找开发板引脚信息表（主板引脚信息）3）相关论坛帖子2，生成bit文件不成功怎么办，问题原因和解决方法，以及例外解决方法？【错误现象】[DRCNSTD-1]UnspecifiedI/OStandard:4outof4logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteado

伊宇韵·2024-01-14 15:04

【FPGA】Xilinx_ZYNQ7Z020——6. PS定时器中断

文章目录6.PS定时器中断工程创建SDK下载调试6.PS定时器中断工程创建复制之前的ps_hello工程在弹出的对话框中填写新的工程名“ps_timer”，选择创建工程子目录PS里的定时器，因为不需要管脚输出，就不用配置管脚SDK运行SDK&

xyz_·2024-01-14 15:04

ZYNQ PS端MIO的使用——FPGA Vitis篇

文章目录1.前言2.MIO介绍3.Vivado工程编写4.Vitis工程编写5.实验小结A.附录B.工程源码下载1.前言本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO，可以连接诸如SPI，I2C，UART，GPIO等，通过Vivado软件设置，软件可以将信号通过MIO导出，同样也可以将信号通过EMIO（后续试验会介绍EMIO）连接到PL端的引脚上。MIO共有

BIGMAC_1017·2024-01-14 15:34

Verilog 基础语法合集

模块定义：module模块名(输入,输出) endmodule;信号声明：wire/reg信号名;输入声明：input信号名;输出声明：output信号名;内部寄存器声明：reg信号名;连接声明：assign信号名=表达式;注释：//注释内容多行注释：/*注释内容*/位宽指定：[位宽-1:0]信号名;立即赋值：信号名=值;常量定义：parameter常量名=值;时钟信号：always@(posed

伊宇韵·2024-01-14 15:34

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建议将图片保存下来直接上传(img-2FaM6NWy-1582858270651)(media/aab71e0ee5f6d827823f26628900ce6d.png)]ZYNQ芯片的PL部分也就是FPGA

weixin_43354598·2024-01-14 15:04

Xilinx ZYNQ简介

ZYNQ是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。

耐心的小黑·2024-01-14 15:33

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前言目标：每秒翻转一次LED我会在前言中记录自己通过本实验学到的东西ZYNQ-7000的PL部分使用的时钟是200M的差分时钟，通过有源晶振提供（有源：一上电就产生时钟信号），而PS部分使用的也是有源时钟，但是是50M的单端时钟由于PL部分的200M差分时钟，因此需要使用IBUFDS将差分时钟转为单端时钟，如下图正文一、点灯设计程序要实现1秒翻转，就需要一个1秒的计数器，而使用的时钟是200M，那

崽崽今天要早睡·2024-01-14 15:02

ZYNQ学习笔记（三）---Xilinx软件工具介绍与FPGA开发流程

由于我之前也没有接触过这类芯片，对FPGA以及VerilogHDL语言也只有一些粗浅的了解，我也是摸着石头过河，慢慢来。

Zhou1f_SUDA·2024-01-14 15:32

FPGA系统性学习笔记连载_Day4 Xilinx ZYNQ7000系列 PS、PL、AXI 、启动流程基本概念篇

四、ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXIGP3，AXI-HP0~AXI-HP3，AXI-ACP接口。1、AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。2、AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连

ONEFPGA·2024-01-14 15:01

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【前言】1.1XilinxZynqSoC系列针对不同的应用领域，Xilinx公司设计开发了各种逻辑资源规模和集成各种外设功能的ZynqSOC器件，包括专为成本优化的Zynq-7000平台，面向高性能实时计算应用领域的ZynqUltraScale+MPSoC，面向射频通信的ZynqUltraScale+RFSoC，以及具备高度可扩展特性的自适应加速平台ACAP。具体相关知识大家可以下去查询。1.2X

伊宇韵·2024-01-14 15:59

FPGA的MARK_DEBUG调试之波形抓取

一、描述在工作时发现FPGA向ARM传输的数据有问题，因此想抓取一下FPGA的波形。作为传统方式使用示波器抓取过于麻烦，因此使用VIVADO自带的DEBUG功能抓取输出的数据波形。

追逐者-桥·2024-01-14 11:29

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