FPGA开发指南》第50页

OpenCL浅析(1)-GPU和FPGA平台搭建

转自：https://blog.csdn.net/chifredhong/article/details/73931017OpenCL简介OpenCL是由非盈利性组织KhronosGroup组织发布的针对异构设备进行并行化计算的一套开源的API以及程序语言。它提供两种并行化的模式，包括任务并行以及数据并行，目前针对GPU的引用，主要是以数据并行为主。OpenCLAPI是按照CAPI定义的，由C和C

SongEsther·2023-10-14 13:42

完成SL811HS 主控

CPU用的是fpga，都是老大用IO口进行配置，自己不了解。用SL811HS来挂载U盘的。开始做，心急，没有想好怎么做，也碰到很多问题。

yadongyz·2023-10-14 10:26

FPGA学习笔记记录： FPGA学习笔记记录：初识

FPGA基础知识：FPGA（FieldProgrammableGateArrayPS:处理系统（ProcessingSystem)：就是与FPGA无关的ARM的SOC的部分。

LiuJieIDBD·2023-10-14 06:50

lwIP 开发指南(下)

目录NETCONN编程接口简介netbuf数据缓冲区netconn连接结构netconn编程API函数NETCONN编程接口UDP实验NETCONN实现UDPNETCONN接口的UDP实验硬件设计软件设计下载验证NETCONN接口编程TCP客户端实验NETCONN实现TCP客户端连接步骤NETCONN接口的TCPClient实验硬件设计软件设计下载验证NETCONN编程接口TCP服务器实验NETC

行稳方能走远·2023-10-14 04:15

【正点原子FPGA连载】第二十一章AXI DMA环路测试摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十一章AXIDMA环路测试DMA(DirectMemoryAccess，直接存储器访问)是计算机科学中的一种内存访

正点原子·2023-10-14 02:04

第十一节，ZYNQ的AXI_DMA的使用

控制器架构原理AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可以将CPU从数据搬移任务中解放出来，在ZYNQ中，AXIDMA就是FPGA

youbin2013·2023-10-14 02:33

c语言实现axi通信,AXI DMA详解与应用篇 | 第二讲、AXI DMA工程搭建及SDK代码分析

本文转载自：根究FPGA在上一篇中着重讲解了DMA的含义和AXI_DMA_IP，本次的重点就是搭建一个AXI_DMA环路工程，并从C语言角度分析其SDK代码一、AXI_DMA工程设计在工程设计中，DMA

宠爱吖·2023-10-14 02:03

【PCIE732】基于Kintex UltraScale系列FPGA的2路40G光纤通道适配器（5GByte/s带宽）

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。

北京青翼科技·2023-10-14 02:15

紫光同创FPGA实现UDP协议栈网络视频传输，基于YT8511和RTL8211，提供4套PDS工程源码和技术支持

9527华安·2023-10-14 01:54

紫光同创FPGA实现UDP协议栈精简版，基于YT8511和RTL8211，提供2套PDS工程源码和技术支持

ARPUDP协议回环FIFOIP地址、端口号修改4、PDS工程1：YT8511版本5、PDS工程2：RTL8211版本6、上板调试验证并演示准备工作动态ARP测试UDP通信测试7、福利：工程代码的获取紫光同创FPGA

9527华安·2023-10-14 01:53

紫光同创FPGA实现UDP协议栈带ping功能，基于YT8511和RTL8211，提供2套PDS工程源码和技术支持

9527华安·2023-10-14 01:17

一个C++程序员的Delphi学习笔记

我选择了Marcocantu的《Delphi从入门到精通》及《Delphi高级开发指南》作为学习用书。第一本书名叫《

clin003·2023-10-14 00:31

专业音视频领域中，Pro AV的崛起之路

本文采访了两位深耕于广播电视行业的技术人，为我们介绍了专业音视频的进展：一位冉冉升起的新星：ProAV以及FPGA在其中发挥的作用。

LiveVideoStack_·2023-10-14 00:52

FPGA入门——1位全加器设计

文章目录一、认识全加器二、采用原理图输入完成1位全加器的设计（一）半加器的原理图输入（二）全加器的原理图输入三、采用Verilog编程完成1位全加器的设计一、认识全加器全加器是用门电路实现两个二进制相加并求出和的组合线路，成为一位全加器，一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。Ain表示被加数，Bin表示加数，Cin表示低位进位，Cout表示高位进

lovely@·2023-10-13 22:33

FPGA niosII 视频笔记

工作需要使用FPGA驱动的CAN总线，一番搜索发现正点原子开发板有例程。了解之后知道是FPGA内部软核IP，基于qsys实现，就看完了相关视频。

gzc0319·2023-10-13 21:44

NPM 包的开发指南

NPM，全称NodePackageManager，用过Javascript做开发的朋友应该都知道这个东西，其实严格上来说，NPM是随同NodeJS一起安装的包管理工具，能解决NodeJS代码部署上的很多问题。无论是前端开发，还是Node服务器的搭建，我们都会不可避免地使用到NPM，通过NPM我们可以引用第三方的库/框架到自己的项目中，并且在使用起来特别简洁，只需要一行代码，以常用的库来说:npmi

苍石·2023-10-13 21:14

FPGA project : flash_secter_erase

flash的指定扇区擦除实验。先发写指令，再进入写锁存周期等待500ns，进入写扇区擦除指令，然后写扇区地址，页地址，字节地址。即可完成扇区擦除。模块框图：时序图：代码：modulespi(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_start,outputwiremiso,outputregmosi,outputregcs_n,outputr

warrior_L_2023·2023-10-13 21:40

如何发布和使用自己的 npm 包：前端开发指南

在前端开发中，我们经常使用各种第三方库和工具来加快开发速度并提升代码质量。npm(NodePackageManager)是JavaScript生态系统中最常用的包管理工具之一。通过发布自己的npm包，您可以与其他开发者共享自己的代码，并为他们提供可重用的解决方案。本指南将介绍如何发布和使用自己的npm包。发布npm包1.创建项目首先，您需要创建一个新的项目或选择现有的项目来打包为npm包。确保您的

KlDebug·2023-10-13 21:40

FPGA project ： flash_read

实验目标：flash的普通读指令，在指定地址开始读。可以更改地址与读的数据个数。先发送读指令+扇区地址+页地址+字节地址。然后读数据。再把读到的串行数据转化为8bit的数据，存入fifo。然后读出FIFO中数据，通过uart_tx模块发送给上位机。经验总结：接收数据：比如接收8bit的串行数据，通过miso传递。1，先接收高位。reg[7:0]data;那么通过data保存miso传递的数据，把串

warrior_L_2023·2023-10-13 21:07

DDR的基本原理

一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：无3、仿真工具：无硬件平台：1、FPGA型号：无2、DDR3型号：无二、存储器的分类存储器一般来说可以分为内部存储器(内存

wu_shun_sheng·2023-10-13 19:26

DDR3驱动原理与FPGA实现（一、DDR的基本原理）

转自：https://www.cnblogs.com/liujinggang/p/9782796.html一、存储器分类存储器一般来说可以分为内部存储器(内存)，外部存储器(外存)，缓冲存储器(缓存)以及闪存这几个大类。内存也称为主存储器，位于系统主机板上，可以同CPU直接进行信息交换。其主要特点是：运行速度快，容量小。外存也称为辅助存储器，不能与CPU之间直接进行信息交换。其主要特点是：存取速度

liang_xianhui·2023-10-13 19:50

（转载）DDR3驱动原理与FPGA实现

RAM简介RAM(RandomAccessMemory)随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。按照存储信息的不同，随机存储器又分为静态随机存储器（StaticRAM,SRAM)和动态随机存储器（DynamicRAM,DRAM)。静态随机存储器SRAM（StaticRAM）不需要刷

evlpr8·2023-10-13 19:50

postgresql 修改表空间存储路径

GitHub-dahezhidong/postgresql_dev_guide:《PostgreSQL开发指南》PostgreSQL安装与配置，用户与角色管理，数据库的维护、备份与恢复操作。

dahezhidong·2023-10-13 19:47

基于VerilogHDL的学号显示

基于VerilogHDL的学号显示一、准备工作：环境软件：quartusII9.0编写语言：VerilogHDL开发板：CycloneIIFPGA2C70二、功能要求：1）用八个数码管显示；2）学号按照

C_xiaoyaodong·2023-10-13 18:09

Jetson Orin NX 开发指南（8）: Pixhawk 6X 飞控固件的烧写与 QGroundControl 参数设置

一、前言由于JetsonOrinNX常被用作自主无人机机载电脑，其往往需要与烧写了PX4固件的飞控进行通信，飞控的烧写与配置往往会遇到很多问题，因此本文将介绍时下最款的Pixhawk系列飞控Pixhawk6X，做一个固件烧写和参数配置的指南，主要参考HolybroPixhawk6X|PX4UserGuide(main)BuildingPX4Software|PX4UserGuide(main)Gi

想要个小姑娘·2023-10-13 15:35

Jetson Orin NX 开发指南（9）: MAVROS 的安装与配置

一、前言由于Jetson系列开发板常作为自主无人机的机载电脑，而无人机硬件平台如PX4和ArduPilot等通过MAVLink进行发布无人机状态和位姿等信息，要实现机载电脑与MAVLink的通信，必须借助Mavros功能包，因此，本文主要介绍Mavros功能包的安装、配置与使用，主要参考GitHub-mavlink/mavrosatmasterhttps://github.com/mavlink/

想要个小姑娘·2023-10-13 14:25

更新 | 持续开源迅为RK3568驱动指南第十二篇-GPIO子系统

《iTOP-RK3568开发板驱动开发指南》更新，本次更新内容对应的是驱动（第十二期_GPIO子系统-全新升级）视频，后续资料会不断更新，不断完善，帮助用户快速入门，大大提升研发速度。

mucheni·2023-10-13 14:49

房产中介租房小程序系统开发搭建

下面是详细的开发指南。1.进入乔拓云网后台，点击【轻应用小程序】中的【去管理】进入设计小程序页面。在乔拓云网后台，你可以看到多个小程序模块，包括文章模块、图片模块、视频模块等等。

lin13600956163·2023-10-13 09:08

Jetson Orin NX 开发指南（7）: EGO-Swarm 的编译与运行

一、前言EGO-Planner浙江大学FAST-LAB实验室的开源轨迹规划算法是，受到IEEESpectrum等知名科技媒体的报道，其理论技术较为前沿，是一种不依赖于ESDF，基于B样条的规划算法，并且规划成功率、算法消耗时间、代价数值等性能方面都要高于其他几种知名算法。而EGO-Swarm是基于EGO-Planner拓展的去中心化的无人机集群算法，有助于智能小车或自主无人机集群的规划的学习与开发

想要个小姑娘·2023-10-13 05:48

Jetson Orin NX 开发指南（8）: Mavros 的安装与配置

一、前言由于Jetson系列开发板常作为自主无人机的机载电脑，而无人机硬件平台如PX4和ArduPilot等通过MAVLink进行发布无人机状态和位姿等信息，要实现机载电脑与MAVLink的通信，必须借助Mavros功能包，因此，本文主要介绍Mavros功能包的安装、配置与使用，主要参考GitHub-mavlink/mavrosatmasterhttps://github.com/mavlink/

想要个小姑娘·2023-10-13 05:47

FPGA面试题（2）

一.同步复位和异步复位同步复位：当clk有效时，复位才有效。优点：有利于时序分析，防止毛刺现象出现。缺点：复位信号必须大于时钟周期，大部分逻辑器件中D触发器都只有异步复位端口，需要在寄存器数据输入插入组合逻辑，需要考虑组合逻辑延迟因素。异步复位：复位信号与clk无关，只与自身输入信号有关。优点：无需插入组合逻辑，省资源，设计相对简单。缺点：可能不满足建立时间和保持时间要求，容易出现亚稳态，易受毛刺

Álegg xy.·2023-10-13 05:53

【全栈开发指南】自定义AntDesignVue Select标签实现懒加载分页

实现懒加载分页的目的是优化网页加载速度和用户体验。传统的分页方式需要用户点击“下一页”才能加载下一页的内容，这种方式会导致用户等待时间过长，严重影响用户体验。而懒加载分页可以在用户滚动到页面底部时自动加载下一页的内容，避免了用户的等待时间和页面的重新刷新，提高了用户的操作流畅性和满意度。此外，懒加载分页还可以减少页面资源的加载量，提高页面加载速度，减轻服务器压力。因此，实现懒加载分页可以有效提

全栈程序猿·2023-10-13 05:52

FPGA面试题（6）

组合逻辑中：case语句分支不完整；case语句中没有default组合逻辑中：always语句中用if但没有else二.FPGA和C语言有什么联系？Verilog与C语言的区别？

Álegg xy.·2023-10-13 03:40

FPGA面试题（7）

一.解释一下SPI的四种模式01时钟极性CPOL空闲状态为低电平空闲状态为高电平时钟相位CPHA在第一个跳变沿采样在第二个跳变沿采样模式CPOLCPHA描述模式000sclk上升沿采样，sclk下降沿发送模式101sclk上升沿发送，sclk下降沿采样模式210sclk上升沿发送，sclk下降沿采样模式311sclk上升沿采样，sclk下降沿发送我们常用的是模式0和模式3模式0：CPOL=0：空闲

Álegg xy.·2023-10-13 03:07

数字IC/FPGA面试宝典--经典60道例题详解

1.关于亚稳态的描述错误的是（A）A、多用几级寄存器打拍可以消除亚稳态。B、亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。C、亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。D、如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。解析：亚稳态无法消除，只能尽量避免。2.下列关于综合的说法哪项是不正确的（B）A.综合（Synthesis）简单地说就是将HDL代

上园村蜻蜓队长·2023-10-13 03:26

v3学院FPGA/IC设计笔试面试题解析

前言内容来源：https://www.bilibili.com/video/BV1zv411J7hiday11.选C2.选ATPLH是低变高，TPHL是高变低；震荡周期就是：从起始点开始算，又震荡到起始点。两个反相器，相当于没变；5个0.2nsday21.

杰之行·2023-10-13 03:56

FPGA/数字IC实用笔试面试刷题汇总

波形对比比较好用，全部是Verilog编程，适合初学者锻炼代码编程能力（题目全是英文版的）；https://hdlbits.01xz.net/wiki/Main_Page（2）牛客刷题：Verilog刷题，加上FPGA

DengFengLai123·2023-10-13 03:54

FPGA数字IC的Verilog刷题解析基础版03——奇偶校验（奇偶检测）

1.题目用verilog实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。`timescale1ns/1nsmoduleodd_sel(input[31:0]bus,inputsel,outputcheck);//*************code***********// //*************code***********//en

DengFengLai123·2023-10-13 03:54

FPGA/数字IC秋招笔试面试005——CDC跨时钟域处理（2022届）【多bit】【异步FIFO】【握手】

多bit跨时钟域（大疆2020数字芯片）下列关于多bit数据跨时钟域的处理思路，错误的有（）A.发送方给出数据，接收方用本地时钟同步两拍再使用；B.发送方把数据写到异步fifo，接收方从异步fifo里读出；C.对于连续变化的信号，发送方转为格雷码发送，接收方收到后再转为二进制；D.发送方给出数据，发送方给出握手请求，接收方收到后回复，发送方撤销数据。答案：A解析：多bit跨时钟域不能简单使用打两拍

DengFengLai123·2023-10-13 03:53

2020年vivo数字IC设计/芯片设计笔试题解析（1）

PDF版可在【FPGA探索者】公众号回复【vivo笔试1】获取。

DengFengLai123·2023-10-13 03:53

FPGA/数字IC秋招笔试面试003——FSM有限状态机、三段式状态机（2022届）

状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（）A、一段式寄存器输出，易产生毛刺，不利于时序约束；B、二段式组合逻辑输出，不产生毛刺，有利于时序约束；C、三段式寄存器输出，不产生毛刺，有利于时序约束；D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。答案：C解析：（1）一段式：一个always块，既描述状态转移，又描述状态的输入输出，当前状态用寄存器输出；（2）二段式：两

DengFengLai123·2023-10-13 03:23

FPGA/数字IC秋招笔试面试004——FSM有限状态机（Moore 型、Mealy 型）（2022届）

（单选）实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的______。A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少答案：B解析：（1）Mealy型：输出信号不仅取决于当前状态，还取决于输入；（2）Moore型：输出信号只取决于当前状态；Mealy型比Moore型输出超前一个时钟周期，Moore型比Mealy多一个状态。实现相同的功能时:Mealy型比Moor

DengFengLai123·2023-10-13 03:23

数字IC/FPGA面试题目合集解析（一）

数字IC/FPGA面试题目合集解析（一）题目概述题目1，计算题2，计算题3，选择题答案与解析1，计算题2，计算题3，选择题题目概述1，计算题：计算该触发器等效的建立保持时间（西安某Fabless面试笔试题

ty_xiumud·2023-10-13 03:52

SS928搭建NNN环境

环境要求：ubuntu18.04参考文件：《ATC工具使用指南》《应用开发指南》《驱动和开发环境安装指南》《昇腾模型压缩工具使用指南（ONNX）》交叉编译器的安装--------------------

warren@伟_·2023-10-12 23:43

简易DDS信号发生器记录

简易DDS信号发生器学习资料：野火升腾Pro《FPGAVerilog开发实战指南——基于XilinxArtix7》2021.11.161.理论知识DDS是直接数字式频率合成器（DirectDigitalSynthesizer

yan__sha·2023-10-12 22:17

高性能计算、并行计算面试题库（含答案）二

A.多核CPUB.GPUC.FPGAD.所有上述选项答案：D2、在多核处理器中，"core"是指：A.内存单元B.处理器单元C.存储单元D.输入/输出单元答案：B3、对称多处理器（SMP）系统的特点是什么

连涨·2023-10-12 21:05

韦东山 IMX6ULL和正点原子_「正点原子NANO STM32开发板资料连载」第三章 MDK5 软件入门1...

1)实验平台：ALIENTEKNANOSTM32F411V1开发板2)摘自《正点原子STM32F4开发指南(HAL库版》关注官方微信号公众号，获取更多资料：正点原子第三章MDK5软件入门本章将向大家介绍

weixin_39566773·2023-10-12 19:01

STM32开发指南：逐步揭开嵌入式世界的奥秘

想要深入嵌入式开发领域？掌握STM32这本"天书"？也许你觉得它难以捉摸，但是别担心！我们为你准备了一份简洁明了的指南，将带你逐步解读STM32的奥秘。首先，我们将介绍STM32的基础知识。从了解STM32系列的特点、硬件结构和外设功能，到熟悉STM32Cube软件开发平台，我们将为你打下坚实的基础，让你对STM32有全面的认识。接下来，我们将带你进入STM32的编程世界。我们将探索ARMCort

枪哥玩转嵌入式·2023-10-12 19:27

一文读懂嵌入式FPGA，改变芯片设计方式岂是闹着玩的

有了嵌入式FPGA，这个问题便解决了。芯片设计人员在开展项目时，会知道他们在项目期间拥有随时更改RTL的灵活性，这是前所未有的。因为嵌入式FPGA是一种新技术，在开始介绍之前，我们要将其与已经存在了

Hack电子·2023-10-12 18:05

【【萌新的SOC学习之SD卡读写TXT文本实验】】

萌新的SOC学习之SD卡读写TXT文本实验SD卡SecureDigitalCardSD卡的引脚定义我们会用的数据脚就这几个对于我们FPGA其实更会倾向于选择SPI的功能而TF卡相对于SD卡的区别在于SD

ZxsLoves·2023-10-12 18:04

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