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FPGA调试总结
FPGA
小白养成记-RAM实验
RAM即随机存取储存器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，频率决定了它的读写速度。存放程序以及程序执行过程中产生的中间数据，运算结果等是RAM的主要用途。今天的实验就是用VIVADO来做RAM实验。1.实现思路我们打算分两个模块来写，一个是顶层模块，一个是负责读写的模块。设置IP核的步骤就不说了。那么首先我们思考一下如何来写RAM的读写模块。首先读数据
奥利佛佛佛佛
·
2023-11-03 18:00
verilog
fpga
（10）
FPGA
顶层通用模块（学无止境）
2通用顶层
FPGA
通用顶层模块有：1）时钟模块时钟模块主要是PLLIP核。2)调试模块调试模块主要是调试IP核和调试子模块（自己编写的调试模块）。3)用户子模块1。。。3)用户子模块N用户子模块主要
宁静致远dream
·
2023-11-03 18:30
FPGA学无止境
#()的用法【
FPGA
】
用法2种：1预处理参数。2时间延时。在Verilog中，#()是一个参数化的模块声明，用于定义模块的参数。这些参数可以在模块实例化时被传递，以便在模块内部使用。#()中的参数可以是数字、字符串或其他参数化模块。具体说明如下：1.#()中的参数可以是数字、字符串或其他参数化模块。2.参数可以在模块实例化时被传递，以便在模块内部使用。3.#()中的参数可以有默认值，如果没有传递参数，则使用默认值。4.
cfqq1989
·
2023-11-03 18:26
FPGA
fpga开发
FPGA
基于Vivado开发，设计顶层文件Top.v
一通废话首先得承认，我并不是主动拥抱顶层文件这套思路的，原因很简单，能用就行干嘛费劲搞那么多东西。起初知识点亮一个LED灯，整一个半加器的简单模拟，也确实根本用不上。后边工程有一定的负责度，例如设计数字时钟，LCD1602驱动设计等等，这个时候我就发现了层次化设计的一个便捷之处，在于他们方便复用，只需要定义好一个功能Module，可以在仿真–下板之间无缝衔接，增加了自己开发的效率，减少不必要的注释
大宝天天见D
·
2023-11-03 18:25
#
FPGA开发
嵌入式硬件开发
fpga开发
FPGA
实现ICA算法第四弹：顶层模块的设计
FPGA
开发可以采用由底层到顶层的设计方式，先设计一个个底层模块，最后使用顶层模块将各个底层模块连接起来，并搭建系统对外接口，这样设计比较简单，开发速度也比较块。
Super_goudan
·
2023-11-03 18:54
fpga/cpld
算法
顶层模块【
FPGA
】
1顶层模块：不能像C语言的h文件那样，把io的定义放在其他文件。在Verilog中，顶层模块是整个设计的最高层次，它包含了所有其他模块和子模块。顶层模块定义了整个设计的输入和输出端口，以及各个子模块之间的连接方式。IO的定义通常是放在顶层模块内部，用来定义整个设计的输入和输出端口。在顶层模块中，我们可以使用模块IO来声明下方的空间来定义模块的功能，通常使用RTL（RegisterTransferL
cfqq1989
·
2023-11-03 18:18
FPGA
fpga开发
cartographer扫图及调参，
调试总结
技巧
关于调参当你配置好所有东西，可以成功建图等功能后，你如果觉得建图或者定位效果不太好想调参，先考虑odom的准确度怎么样，再慢慢去调参。cartographer的调参很复杂，去cartographer_ros的网页上看看谷歌自己写的tuningmethods，单说cartographer的调参，先要确定自己用的主控板或者工控机性能怎么样，这个直接影响你的很多参数和效果，如果你多次测试感觉都不太好或者
kobesdu
·
2023-11-03 15:14
slam学习笔记
ros
机器人
cartographer
slam
紫光同创PG2L100H关键特性评估板，盘古100K开发板，可实现复杂项目的开发
本原创文件由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处盘古100K开发板详情盘古100K开发板(紫光同创PG2L100H关键特性开发板)采用紫光同创28nm工艺的
FPGA
小眼睛FPGA
·
2023-11-03 13:21
fpga开发
【紫光同创logos2
FPGA
PCIe软件栈设计】
紫光同创logos2
FPGA
PCIe软件栈基于同创logos2系列
FPGA
自研PCIe软件栈驱动层设备初始化Deviceoperation设备卸载API层配置空间访问接口bar访问接口dma操作接口其他操作接口
球场小码农
·
2023-11-03 13:51
fpga开发
【紫光同创国产
FPGA
教程】【PGL50H第六章】DDR3 读写实验例程
核心板由
FPGA
+2颗DDR3+Flash+电源及复位构成，承担
FPGA
的
小眼睛FPGA
·
2023-11-03 13:51
fpga开发
【紫光同创国产
FPGA
教程】【PGL50H第八章】PCIE 通信测试实验例程
核心板由
FPGA
+2颗DDR3+Flash+电源及复位构成，承担
FPGA
的
小眼睛FPGA
·
2023-11-03 13:51
fpga开发
【紫光同创国产
FPGA
教程】【PGL50H第九章】OV5640 双目摄像头实验例程
核心板由
FPGA
+2颗DDR3+Flash+电源及复位构成，承担
FPGA
的
小眼睛FPGA
·
2023-11-03 13:51
fpga开发
Intel oneAPI笔记（1）--oneAPI简介、SYCL编程简介
它旨在简化可充分利用英特尔各种硬件架构（包括CPU、GPU和
FPGA
）的应用程序的开发oneAPI一个重要的特性是开放性，支持多种类型的架构和不同的硬件供应商，是一种统一的编程模型。
亿维数组
·
2023-11-03 12:00
C++
oneAPI
oneapi
笔记
SYCL
c++
PIC单片机
调试总结
使用编程环境：MPLABXIDEV3.40单片机：p33FJ64GS606仿真器：pickit3问题：断点无法解析为有效的程序存储器地址，及仿真无法设置断点，看不了watch窗口变量。解决方法：文件不能有中文路径。
城南花已开..
·
2023-11-03 10:47
PIC单片机
FPGA
、vivado、Verilog使用过程中的一些问题记录
1.关于做仿真的报错今天在写完测试文件做仿真时出现以下错误：[VRFC10-529]concurrentassignmenttoanon-netright_a1isnotpermitted[“E:/vivado/projects/asy_LIF_model/asy_LIF_model.srcs/sim_1/new/tb_test.v”:37]经查找发现：不管子模块本身的输出是wire型还是reg型
天津大学微电子小学生
·
2023-11-03 09:25
vivado
FPGA
vivado报错 ：Syntax error near “non-printable character with the hex value ‘0xef‘“.
["D:/
FPGA
exercise/XYW/project_divider/project_divider.srcs/sources_1/imports/easy_divider/divider.v":
Yeye ——
·
2023-11-03 09:24
夏宇闻
其他
C指针 取地址符& 取值符*
int*MFSS_Pointer;#define
FPGA
_ADDR0x0a0000000//CE2MFSS_Pointer=(int*)(
FPGA
_ADDR+4*i);*MFSS_Pointer=(data_qintmain
者乎之类的
·
2023-11-03 07:02
c++
接收机射频
调试总结
1、接收机硬件关键指标1）噪声系数噪声系数，直接影响了接收机的接收灵敏度，因此对接收机的接收灵敏度影响巨大。同时，根据理论，噪声系数也会影响接收机的测量精度。2）相位噪声接收机中，相位噪声对接收机精密测量具有显著影响。由于后端信号处理的相关积分时间一般是1ms，因此接收机的相位噪声更关心1kHz处的噪声情况。如果后面相关积分时间是10ms，则更应该关心100Hz处的相位噪声情况。3）幅频特性幅频特
heslbm
·
2023-11-03 07:32
射频
PCB
FPGA
HLS 的机理
HLS(high-levelsynthesis)称为高级综合,它的主要功能是用C/C++为
FPGA
开发算法。这将提升
FPGA
算法开发的生产力。Xilinx最新的HLS是VitisHLS。
姚家湾
·
2023-11-03 05:57
zynq
fpga开发
zynq
FPGA
HLS 基于stream的池化单元 hls优化&约束
池化算法设计将池化操作分为两步horizontal和vertical：先做横向的池化，将池化结果存下来，传给垂直方向的池化再做垂直方向的池化例如一个3*2的池化先做水平horizontal方向的1*2的池化：再做垂直vertical方向3*1的池化：硬件设计128*128的特征图，需要128*8*16bit=16k的寄存器，需要寄存器的数量太多可以用16K的BRAM来实现，从对寄存器的读和写，变为
xiongyuqing
·
2023-11-03 05:53
FPGA
#
HLS
Project
fpga开发
FPGA
架构与HLS工具
了解HLS的第一步是熟悉
FPGA
的构造，因为很多HLS的优化都是和这些构造特点息息相关的。
开局一根电烙铁d
·
2023-11-03 05:20
fpga开发
初步了解
FPGA
中的HLS
HLS就是高综合（HighlevelSynthesis）的缩写，通过HLS，我们可以将C或者c++语言编译为
FPGA
能够读懂和运行的RTL级别的语言。
饿丸
·
2023-11-03 05:49
嵌入式
FPGA
hls
FPGA
基础之HLS
FPGA
基础之HLS目录一、HLS基本知识简述1、HLS简介2、IntelHLS的编译器3、HLS相关知识概念4、HLS属于研究重点原因二、HLS技术认识1、与VHDL/Verilog关系2、关键技术问题
兄弟抱一下~
·
2023-11-03 05:17
FPGA
HLS
优化
FPGA
HLS 设计
优化
FPGA
HLS设计用工具用C生成RTL的代码基本不可读。以下是如何在不更改任何RTL的情况下提高设计性能。介绍高级设计能够以简洁的方式捕获设计，从而减少错误并更容易调试。
碎碎思
·
2023-11-03 05:13
fpga开发
STM32串口中断接收不定长报文并解析
文章目录功能实现背景介绍HAL库的中断接收函数状态机的运用功能实现背景介绍本项目中，需要使用STM32的USART6串口与
FPGA
板（下位机）通信，需要发送和接收数据，有报文应答机制。
“逛丢一只鞋”
·
2023-11-03 04:58
STM32
串口通信
uart
stm32
单片机
嵌入式
交换机的硬件和结构组成
1、关键电子料（1）PCB（2）CPU（3）MAC（4）PHY（5）
FPGA
/CPLD（6）MCU（7）DCDC芯片（8）LDO（9）电源管理芯片（10）缓启动芯片（11）PSE芯片（12）PD芯片（13
社牛超靓的铁蛋儿
·
2023-11-03 04:15
硬件电路设计基础
硬件细分知识
信息与通信
网络
设计交换机原理图前应先理清的框图
二、系统框图（1）电源整体框图；（2）MAC/CPU功能框图（端口映射、存储、时钟、复位、状态/端口指示灯、管理网口、网络变压器、串口、调试接口等）；（3）CPLD/
FPGA
功能框图。
社牛超靓的铁蛋儿
·
2023-11-03 04:44
硬件细分知识
硬件电路设计基础
网络
信息与通信
以太网【
FPGA
】
1物理：2接线：信号名信号类型对应引脚备注sys_clkInputB5系统晶振输入时钟，频率50MHzsys_rst_nInputE8系统复位信号，低有效eth_rxcInputE17PHY输入时钟，频率125MHzeth_rx_ctlInputE18输入数据有效信号eth_rxd[0]InputA17输入数据eth_rxd[1]InputB17输入数据eth_rxd[2]InputG17输入数据
cfqq1989
·
2023-11-03 00:01
FPGA
fpga开发
FPGA
研发(1)
FPGA
是个什么玩意？
FPGA
是个什么玩意？首先来说：
FPGA
是一种器件。其英文名feildprogramablegatearry。很长，但不通俗。通俗来说，是一种功能强大似乎无所不能的器件。
阿昏豆
·
2023-11-02 15:00
FPGA开发
fpga
芯片
嵌入式
iOS硬编解码相关知识
1.2硬编码：不使用CPU进行编码，使用显卡GPU,专用的DSP、
FPGA
、ASIC芯片等硬件进行编码。
【零声教育】音视频开发进阶
·
2023-11-02 15:30
编程
音视频开发
程序员
ios
fpga开发
ffmpeg
音视频
FPGA
基础知识
FPGA
基础知识目录
FPGA
基础知识
FPGA
介绍数字集成电路分类PLDPLD分类：PLD原理HDL数字系统设计Verilog与C的区别：
FPGA
介绍数字集成电路分类通用集成电路：比如单片机，74系列IC
一只活蹦乱跳的大鲤鱼
·
2023-11-02 15:30
FPGA_SPARTAN6学习
fpga
入行IC | 一文读懂
FPGA
与ASIC的区别
IC行业的范围很广，有数字、模拟不同的研究方向，也有设计、制造、封测不同的产业环节、还有
FPGA
、ASIC等不一样的芯片领域。遇到过很多想要入行、转行IC的同学，都有“选
FPGA
还是ASIC”的问题。
IC修真院
·
2023-11-02 15:28
芯片设计
数字IC
芯片
IC设计
fpga开发
FPGA
与ASIC有什么差异？二者该如何选用？
前言对于一个数字电路的新手来说，这可能是会经常遇到的一个问题：
FPGA
和ASIC之间的区别是什么?接下来本文将尝试讲解“什么是
FPGA
？”和“什么是ASIC？”
孤独的单刀
·
2023-11-02 15:52
技术文档翻译
fpga开发
Verilog
xilinx
altera
IC
翻译
关于PCB设计必须掌握的基础知识
关于PCB设计必须掌握的基础知识1、如果设计的电路系统中包含
FPGA
器件，则在绘制原理图前必需使用QuartusII软件对管脚分配进行验证。(
FPGA
中某些特殊的管脚是不能用作普通IO的)。
深亚电子
·
2023-11-02 15:01
pcb设计
其他
Simulink HDL--如何生成Verliog代码
Simulink生成HDL的方法可以快速设计出工程，并结合
FPGA
验证，相比于手写HDL代码虽然存在代码优化不足的问题。但是方法适合做工程的快速验证和基本框架搭建。
伊丽莎白鹅
·
2023-11-02 15:53
ZYNQ学习笔记
学习
呼吸灯
fpga
实现
目录原理实现原理呼吸灯：让led灯在固定时间由暗变亮，再由亮变暗，循环往复原理：假定使led灯在2s内由暗变亮，再由亮变暗，这里采用的办法就是设置占空比，将2s分为100份，每份20ms，在每一个20ms到来，就将占空比加大或缩小1/100，达到呼吸的效果。实现代码这里定义2个计数器一个2ms计数器，一个2s计数器2ms计数器周期为100_000次，1/1000就是100次，则每20ms到来，占空
不认得学霸
·
2023-11-02 08:35
fpga
FPGA
-流水灯、呼吸灯
目标：设计一个20Mhz,并且依次点亮4个LED灯的实验一、流水灯
FPGA
实现流水灯主要运用移位操作。
Jackie-Song
·
2023-11-02 08:05
FPGA
fpga开发
呼吸灯
FPGA
公众号：
FPGA
技术小开发源代码modulebreathing_lamp(inputclk,//50kHzinputrst,outputreglamp);reg[15:0]count;//计数器reg[
公众号: FPGA技术小开发
·
2023-11-02 08:05
fpga
FPGA
学习篇之呼吸灯
FPGA
学习篇之呼吸灯文章目录
FPGA
学习篇之呼吸灯前言一、参数指定二、代码编写三、总结前言 用单片机产生占空比渐变的PWM波控制LED可以产生呼吸灯的效果，单片机能做到，
FPGA
同样能做到。
IC小白'
·
2023-11-02 08:35
fpga开发
FPGA
学习之 呼吸灯
目录
FPGA
学习之呼吸灯
FPGA
学习之呼吸灯用
FPGA
实现2s呼吸灯，使其达到由暗变亮再变暗的效果。什么是呼吸灯？？呼吸灯是指灯光在微电脑的控制之下完成由亮到暗的逐渐变化，感觉好像是人在呼吸。
满足没有
·
2023-11-02 08:35
fpga
FPGA
之呼吸灯
基础知识呼吸灯的效果是灯逐渐由暗变亮再逐渐由亮变暗，
FPGA
的引脚电压只有“0”和“1”两个等级。
发光中请勿扰
·
2023-11-02 08:04
野火学习笔记
fpga开发
基于
FPGA
实践之呼吸灯（含程序）
在
FPGA
中实现呼吸灯，道理和单片机一样。首先是一个小的周期来实现每一段时间的宽度，再在这每一段时间上加一个判断值，就是固定的PWM波，这判断值变化就
绯红姜梦
·
2023-11-02 08:03
FPGA
呼吸灯
Verilog语言
fpga开发
【
FPGA
】PWM控制呼吸灯
【
FPGA
】PWM控制呼吸灯PWM控制呼吸灯【
FPGA
】PWM控制呼吸灯一、PWM1、PWM基本概念2、占空比3、PWM信号4、呼吸灯实现方法二、呼吸灯实现思路三、PWM实现1.PWM模块2.计数器实现
杜宇听澜
·
2023-11-02 08:03
fpga开发
#parameter【
FPGA
】
在Verilog中，#parameter用于指定延迟时间。下面是一个全面的Demo：```moduledemo;parameterDELAY=10;regclk;initialbeginclk=0;#DELAY$display("Delaytimeis%d",DELAY);#DELAY$display("Clockis%b",clk);#DELAY$finish;endalways#5clk=~c
cfqq1989
·
2023-11-02 08:33
FPGA
fpga开发
二、15【
FPGA
】呼吸灯实现
学习视频：是根据野火
FPGA
视频教程——第十八讲https://www.bilibili.com/video/BV1nQ4y1Z7zN?
追逐者-桥
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2023-11-02 08:02
#
二
Xilinx
Artix-7基础教程(完)
fpga开发
硬件工程
Verilog
HDL
FPGA
入门（一）--呼吸灯
呼吸灯的整个
FPGA
实现流程主要由四个模块组成，分别是计数器模块，调节值产生模块，计数方向模块以及占空比调节模块组成。
小小的电子之路
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2023-11-02 08:02
fpga开发
呼吸灯【
FPGA
】
晶振50Mhz1us等于计0~491ms等于0~999us1s等于0~999ms//led_outalways@(posedge
FPGA
_CLK_50M_b5ornegedgereset_e8)//【死循环
cfqq1989
·
2023-11-02 08:01
FPGA
fpga开发
Xilinx Kintex-7
FPGA
视频案例|HDMI_capture_display案例
XilinxKintex-7
FPGA
视频案例|HDMI_capture_display案例本文主要介绍基于
FPGA
+MicroBlaze裸机的视频开发案例的使用说明，适用开发环境：Windows7/1064bit
Tronlong创龙
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2023-11-02 05:03
Xilinx
Kintex-7
工业级核心板
案例
Xilinx
Kintex-7
FPGA视频案例
HDMI案例
创龙科技
Ubuntu系统中基于Docker的OpenVINO™开发环境搭建指南
OpenVINO™通过异构计算可以充分发挥英特尔硬件平台（包括CPU，GPU，Intel®
FPGA
以及Intel®Movidius™VPU）的强大性能，在深度学习推理方面可以带来多大19倍的性能提升。
英特尔技术开发
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2023-11-02 01:01
Ubuntu
Docker
14.1基于imx8mm平台的it6161
调试总结
本文主要内容：1复现问题分析复现结论2分析log3读寄存器表，并联系log，定位问题根源4解决问题一复现抓取错误打印上电，如果显示Main应用程序，记为正常，否则查看打印以及main进程，是否正常，记录如下复现111黑屏，读id错9正常1黑屏，main工作，驱动无错打印1HDMI正常，eDp无输出1黑屏，main工作，驱动出错打印复现211黑屏，读id错9正常1黑屏，main工作，驱动无错打印1H
口袋物联
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2023-11-01 16:18
it6161
imx8mm
ite-it6161
mipi转hdmi
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