FPGA选型

FPGA(二)——基于FPGA的UART收发模块设计

一.UART协议基本原理1.UART协议介绍通用异步收发传输器（UniversalAsynchronousReceiver/Transmitter)，通常称作UART。它将要传输的资料在串行通信与并行通信之间加以转换。作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上。具体实物表现为独立的模块化芯片，或作为集成于微处理器中的周边设备。一般是RS-232C规格的，与类
Cascatrix·2023-11-10 13:35

基于Verilog设计的复位电路设计

相信大家在学习FPGA或者ASIC的时候都有如下的疑问：1、数字逻辑为什么需要复位？2、FPGA板上面没有复位按键怎么办？3、复位只有通过按键复位一个控制方式吗？4、同步复位好还是
暴龙战士~·2023-11-10 13:04

FPGA—串口RS232（附实现代码）

目录1.理论1.1串口简介1.2RS232信号线1.3RS232通信协议简介2.实操2.1硬件资源2.2顶层模块2.2.1模块说明2.2.2RTL代码2.2.3仿真验证2.3串口数据接收模块2.3.1模块说明2.3.2波形设计2.3.3RTL代码2.3.4仿真验证2.4串口数据发送模块2.4.1模块说明2.4.2波形设计编辑2.4.3RTL代码2.4.4仿真部分2.5上板测试3.总结1.理论通用异
咖啡0糖·2023-11-10 13:30

m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量

目录1.算法仿真效果2.算法涉及理论知识概要3.Verilog核心程序4.完整算法代码文件1.算法仿真效果本系统进行了两个平台的开发，分别是：Vivado2019.2Quartusii18.0+ModelSim-Altera6.6dStarterEdition其中Vivado2019.2仿真结果如下：分别进行2路，4路，8路，16路并行串行转换Quartusii18.0+ModelSim-Alte
我爱C编程·2023-11-10 13:29

原语：串并转换器

OSERDESE2允许DDR功能参考：FPGA原语学习与整理第二弹，OSERDESE2串并转换器-知乎(zhihu.com)正点原子。
NoNoUnknow·2023-11-10 13:57

基于FPGA的PCIe-Aurora 8/10音频数据协议转换系统设计阅读笔记

Pcie相关笔记：1、Pcie采用端到端的传输方式，比如从PC—FPGA。其拓扑结构如下：其中Switch相当于有互联选择作用，
Fighting_FPGA·2023-11-10 13:27

FPGA设计过程中有关数据之间的并串转化

1.原理并串转化是指的是完成串行传输和并行传输两种传输方式之间的转换的技术，通过移位寄存器可以实现串并转换。串转并，将数据移位保存在寄存器中，再将寄存器的数值同时输出；并转串，将数据先进行移位，再讲寄存器中的最高位或者最低位的数据串行输出。关键点：（1）串并转换的关键是在于触发器链，通过依次移位，输出最终结果。（2）串并转换的思想是在设计中平衡面积和速度的要求，并行速度快，串行面积小。（3）串并转
暴龙战士~·2023-11-10 13:55

vivado时序分析-2时序分析关键概念

例如，以AMDFPGA为目标的设计必须通过以下4项分析：•慢速角(SlowCorner)中的最大延迟分析•
cckkppll·2023-11-10 13:24

kafka与RocketMQ对比

通过本文，您将了解到滴滴出行：1.在消息队列技术选型方面的思考；2.为什么选择RocketMQ作为出行业务的消息队列解决方案；集群高吞吐量下稳定3.如何构建自己的消息队列服务；4.在RocketMQ上的扩展改造实践
wrr-cat·2023-11-10 12:45

Kafka和RocketMQ区别（架构、存储、高可用）

公司提供两种工具Kafka和RocketMQ，需要了解原理，业务选型时更好决策。本篇主要讲二者核心区别，然后给出一些业务指导。
waj89757·2023-11-10 12:11

消息队列技术选型（Kafka + RocketMQ）

当业务需要系统间调用解耦时，MQ是一个很好的解决方案。目前选择最多的当属Kafka和阿里的RocketMQ性能指标kafkaRocketMQ适用场景日志处理适合处理业务性能单击写入TPS号称在百万条/秒大约10万条/秒可靠性使用异步刷盘，异步复制(Replication)支持异步/同步刷盘，异步/同步复制(Replication)。RocketMQ所支持的同步方式提升了数据的可靠性实时性支持pul
福州司马懿·2023-11-10 12:05

在线CRM系统的安全性高吗？企业该如何选择？

但很多企业在选型软件时会顾虑在线CRM系统的安全性高吗？通常情况下厂商会比中小企业更有实力保证数据安全，从技术手段保护企业隐私不被盗用。
TICKI™·2023-11-10 12:09

道一云OA怎么样？

道一云OA是广东道一信息技术股份有限公司旗下的OA产品，正在选型中的您，一定非常关心道一云OA用户口碑怎么样？优缺点有哪些？
选型宝·2023-11-10 10:55

实战 | 打造一个双端自动发布的博客体系（下）

项目背景上期文章主要介绍了博客项目的背景、技术选型、开发框架和系统设计部分的内容，承接上期，下文主要介绍该小程序的登录方式配置、分享和订阅消息功能是如何实现的。
Tencent_TCB·2023-11-10 10:12

通过FPGA实现RGB转HSV的图像处理功能

1.问题描述：2.部分程序：//Hcal_Hcal_H_u(.i_clk(~i_TxClk),.i_rst(i_rst),.i_LVAL(w_LVAL),.i_Vmax(w_Vmax),.i_Vmin(w_Vmin),.i_PA_R(w_PA_R),.i_PB_G(w_PB_G),.i_PC_B(w_PC_B),.o_H(o_H),.o_test1(),.o_test2(),.o_test3(w_
fpga和matlab·2023-11-10 07:37

【紫光同创国产FPGA教程】——【PGL22G第五章】序列检测器实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:04

【紫光同创国产FPGA教程】——PDS安装教程

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处一：软件简介PangoDesignSuite是紫光同创基于多年FPGA开发软件技术攻关与工程实践经验而研发的一款拥有国产自主知识产权的大规模
小眼睛FPGA·2023-11-10 07:04

【紫光同创国产FPGA教程】【PGL50H第四章】串口收发实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】【PGL50H第五章】HDMI 实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】——【PGL22G第二章】键控流水灯实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】——【PGL22G第四章】数字时钟实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】【PGL50H第三章】I2C 读写实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:04

【紫光同创国产FPGA教程】【PGL50H第一章】LED 流水灯实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:03

基于FPGA的图像RGB转HSV实现,包含testbench和MATLAB辅助验证程序

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1.RGB与HSV色彩空间4.2.RGB到HSV转换原理5.算法完整程序工程1.算法运行效果图预览将FPGA的仿真结果导入到
简简单单做算法·2023-11-10 07:01

【紫光同创国产FPGA教程】——【PGL22G第九章】HDMI环路实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:31

笔试|面试|FPGA知识点大全系列(4)

文章目录前言19.IC设计流程1)确定项目需求2)前端设计3)RTL实现4)功能验证5)逻辑综合+DFT6)形式验证7)静态时序分析8)后端设计20.对数字IC设计的理解总结往期精彩前言本文首发于微信公众号19.IC设计流程1)确定项目需求首先做一款芯片需要有市场，有了市场的需求我们就可以设计芯片的spec(规格说明)了。先由架构工程师设计架构，确定芯片的功能，然后用算法进行模拟仿真，最后得出一个
Dawn_yuan·2023-11-10 06:22

工业摄像机参数计算

在工业相机选型的时候有点懵，有一些参数都不知道咋计算的。有些概念也没有区分清楚。‘’靶面尺寸CMOS或者是CCD使用几分之几英寸来标注的时候，这个几分之几英寸计算的是什么尺寸？
Jiangnan_Cai·2023-11-10 06:13

OV2640摄像头驱动与应用代码

目录一、摄像头基础1.1OV2640参数1.2视场角与镜头二、OV2640驱动三、OV2640视频接入四、OV2640200WJPG拍照实现五、总结一、摄像头基础1.1OV2640参数选型时我们需要关注的通用指标是焦距
月光下的麦克·2023-11-10 04:24

Java基础总结

还是用FPGA？Java基础总结原创2015年05月24日19:11:56483020-->1.基本类型1.在程序设计中经常用到一系列类型（基本类型），它们需要特殊对待。
qq_39744911·2023-11-10 04:39

fpga时序相关概念与理解

一、基本概念理解对于数字系统而言，建立时间（setuptime）和保持时间（holdtime）是数字电路时序的基础。数字电路系统的稳定性，基本取决于时序是否满足建立时间和保持时间。建立时间Tsu：触发器的时钟信号触发沿到来以前，数据要维持稳定不变的时间。如果D进入Tsu后仍然变化（如图1），就不满足建立时间，可能出现亚稳态。保持时间Th：触发器的时钟信号触发沿到来以后，数据要维持稳定不变的时间。如
little ur baby·2023-11-10 03:24

机器视觉 工业相机评估

工业相机选型关注以下信息：1.传感器类型：CMOS/CCD；CMOS功耗更低，价格更便宜，常规项目使用基本无差别。2.快门类型：Global（全局）/Rolling（卷帘）；卷帘稍慢但价格更便宜。
吴启林·2023-11-10 03:41

智能网联汽车激光雷达工作原理、性能比较与安全性分析

市场上激光雷达的种类多样，测量原理和工作特性差异较大，通过对车载激光雷达各种测量原理和技术特性进行梳理比较，并对每种方案进行相应的分析评价，同时分析了其安全性，为激光雷达选型应用提供指导意见。
SAUTOMOTIVE·2023-11-10 00:37

consul 微服务 python_5分钟看懂微服务Consul特性及搭建

去年由于自己业余时间搞了一个app项目，当时自己兼任后端开发，又同时兼任运维，经过多少个夜晚才把后端API网关搭建起来，当时技术选型主要使用微服务架构，说到微服务
weixin_39599342·2023-11-10 00:33

5分钟看懂微服务架构下的Consul 特性及搭建

去年由于自己业余时间搞了一个app项目，当时自己兼任后端开发，又同时兼任运维，经过多少个夜晚才把后端API网关搭建起来，当时技术选型主要使用微服务架构，说到微服务架构，
dotNET跨平台·2023-11-10 00:03

AD9371+ZYNQ结构中JESD204B IP核的AXI_STREAM接口数据结构

以fpga端的rx为例：ZYNQjesd204b中rx的axi_stream接口的位宽n与配置的LANE数量L有关，n=32L，如下图所示（L为2）：去解析rx_tdate的数据时需要参考AD9371的
哈塞给，套离开套·2023-11-09 20:58

在linux下使用am335x的DMA

[本文首发于cnblogs，作者：byeyear，Email：[email protected]]这几天在弄am3358的DMA，简化应用环境如下：am3358的FSMC接了一片FPGA；FPGA上接ADC；am3358
yebanguhe·2023-11-09 20:22

传统库分表麻烦查询慢？TDengine 如何解决“搜狐基金”的应用难题

选型背景在使用TDengine之前，我们使用的是MySQL数据库。由于所购买的数据源的基金数据都是混在一起的，包含来自国
涛思数据（TDengine）·2023-11-09 20:35

微客云外卖霸王餐返利小程序开发制作方案

2、技术选型选择适合小程序开发的技术框架和工具。微信小程序通常使用微信小程序开发框架，如使用JavaScript进行前端开发，结合微信提供的API进行后端接口的调用和
小芋泥源码·2023-11-09 18:48

【微客云】外卖返利霸王餐平台招城市代理

2、技术选型选择适合小程序开发的技术框架和工具。微信小程序通常使用微信小程序开发框架，如使用JavaScript进行前端开发，结合微信提供的API进行后端接口的调用和
小芋泥源码·2023-11-09 18:18

【毕业论文】基于云开发和微信小程序的爱宠家系统

DevelopmentofPetCareHomeSystembasedonCloudComputingandWeChatMiniProgram目录目录2摘要3关键词4第一章系统概述41.1研究背景41.2研究目的51.3系统功能61.4技术选型
wusp1994·2023-11-09 18:14

阿里P8架构师谈：微服务Dubbo和SpringCloud架构设计、优劣势比较

本文主要围绕微服务的技术选型、通讯协议、服务依赖模式、开始模式、运行模式等几方面来综合比较Dubbo和SpringCloud这2种开发框架。
liuhuiteng·2023-11-09 17:57

TCP/IP协议栈设计—TCP设计实现小结

TCP/IP协议栈设计—TCP设计实现小结设计目的：在FPGA上采用纯Verilog描述的方式，实现可定制裁剪的TCPIP硬件协议栈，并加入超时重传、滑动窗口等优化算法，最终希望实现传输速率能超过200MHz
时间看得见·2023-11-09 17:05

asp.net 统一认证及单点登录平台解决方案系列<一>

1概述1.1传统独立系统带来的问题1.2统一认证和单点登录平台的优势1.3目的1.4术语2单点登录的三种模式2.1基于统一认证平台模式2.2基于共享密钥的协议登录2.3基于自配置的模拟登录3模式选型4统一认证平台和单点登录
dicongtan5700·2023-11-09 16:27

Springboot(聚合工程)+Maven+web工程

springboot工程环境搭建（idea）一.后端技术选型二.项目结构三.环境搭建1.项目聚合【1】创建父级工程SuperMarket【2】创建子工程common【3】以common的创建方式创建pojo
不懂技术的程序员·2023-11-09 11:04

FPGA中实现PLL分频

可以通过创建原理图的方式来实现，具体流程可以参考我的另一篇文章（调用滤波器）。产生的原理图为：测试代码如下：`timescale1ns/1ps////Company://Engineer:////CreateDate:2021/08/1310:30:44//DesignName://ModuleName:tb_PLL//ProjectName://TargetDevices://ToolVersi
George_ray·2023-11-09 11:57

FPGA的学习：5分频的实现

首先先把偶分频的系统框图和时序图画出来。此次采用降频的原理，了解了原理之后，开始代码的编写。`timescale1ns/1nsmoduledivider_five(inputwiresys_clk,//系统时钟50Mhzinputwiresys_rst_n,//全局复位outputregclk_flag//指示系统时钟5分频后的脉冲标志信号);reg[2:0]cnt;//用于计数的寄存器//cnt
石小舟·2023-11-09 11:26

八分频FPGA设计

八分频FPGAVerilog设计顶层模块modulesiv(clk,pwm);inputclk;outputregpwm;reg[2:0]c;always@(posedgeclk)beginc<=c+1
Mr. Qu·2023-11-09 11:56

FPGA学习记录（1）＜使用FPGA实现5分频＞

目录一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间2、为什么需要建立时间与保持时间3、如何解决亚稳态以及方式亚稳态的传播二、系统最高时钟频率计算&流水线思想1、系统最高频率2、流水线思想三、Verilog语言实现一个频占比达50%的5分频1、n.v2、testbench.v3、仿真波形一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间建立时间：触发器在时钟上升沿到来之前，数据输
雨觞醉月·2023-11-09 11:54

通用奇数分频FPGA设计

奇数分频FPGA设计--完整Verilog程序为CSDN资源的clk_div3模块部分核心程序：仿真结果：小结：上述程序思路。
时间看得见·2023-11-09 11:22

【FPGA学习】时钟分频

概况：用一个频率块的时钟产生一个频率小的时钟实验目的：掌握任意就分频的写法原理：一般来说开发板上面只有一个晶振，即只有一种时钟频率，但是我们有时候需要用到不同频率的时钟，若想要更慢的时钟，则可以将该固定的是何种进行分频，若想要更快的时钟，则可以在这个固定的时钟上进行倍频。无论是分频还是倍频，我们都有两种方法，一种你是使用pll核，另外一种是手动用veriloghdl描述。（适用于整数比的分频），只
jkgkj·2023-11-09 11:19
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