FPGA锲而不舍

fir matlab fpga,基于Matlab和FPGA的FIR数字滤波器设计及实现

截位是滤波器设计的关键，此处的处理方法是：14位的输入数据(14b的ADC)，18位二进制补码表示的滤波器系数，除去符号位，相乘后小数位是13+17=30，加法运算不改变小数位数。另外系统测试电路板用的是USB总线，USB控制器的数据位宽是16，因而把输出数据截到16位，然后送给FIFO，从而传到计算机。截位用VerilogHDL实现的语句是：assignFIR_out={D_temp[36],D
小漂飞啊·2023-11-20 05:53

基于FPGA的FIR数字滤波器设计

clear;closeallfc=1/4;fs=5/16;%输入给定指标Rp=3;As=60;Fs=2;f=[fc，fs];m=[1，0];%计算remezord函数所需参数f，m，devdev=[(10^(Rp/20
fpga和matlab·2023-11-20 05:48

基于FPGA的有限脉冲响应（FIR）数字滤波器设计与实现（使用Matlab）

基于FPGA的有限脉冲响应（FIR）数字滤波器设计与实现（使用Matlab）引言：有限脉冲响应（FIR）数字滤波器在信号处理中起着重要作用。
心之执着·2023-11-20 05:15

北邮22级信通院数电：Verilog-FPGA（10）第十周实验 实现移位寄存器74LS595

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实现过程讲解及效果一.代码部分shift_register.vmoduleshift_register(inputclk,DS,OE,MR,inputwireST_CP,outp
青山入墨雨如画·2023-11-20 04:41

循环优先级仲裁~位屏蔽仲裁算法

参考了FPGA奇哥（下列视频中UP主）的讲解。应该可以对多路读写DDR3进行操作，仅仲裁，不涉及DMA和Uibuf等。2023年11月所写，暂未进行测试，日后补上。第二天已完成测试，功能可行。
NoNoUnknow·2023-11-20 04:40

NI.LabVIEW.v8.6.1.FPGA.Module-ISO 2CD（FPGA开发）

Ardence产品:Ardence.RTX.v7.1.SDK1CD（提高windows实时能力的解决方案，其在Windows平台上提供了一个实时子系统）Ardence.RTX.v7.1.Runtime1CD-+虚拟设备及自控+-~~~~~~~~~~~~~~~~~~~美国NI仪器公司产品:NILabView.pro.v8.2.中文版-ISO1CDNI.LabView.v8.6.1-ISO2CDNI.
CGGAO·2023-11-20 04:25

戚道一

学习上没有捷径可走，必须脚踏实地，持之以恒，锲而不舍，才能学有所获，希望你时时用这句话来勉励自己，不要荒废了你良好的天资。相信在不久的将来你一定会和好成绩交上朋友的
寧寧_66bf·2023-11-20 03:58

DSP芯片TMS320F2812之ADC模块的说明及使用步骤

切记不要将DSP芯片与MCU和FPGA混为一谈，它与两者之间都存在交集功能，但不能完全等同。
deer_kernel·2023-11-20 01:45

类型体系与基本数据类型（第二节）

一、设计理念1.1支持不同的计算设备与计算单元GPU和FPGAGPU（
Fuxi-·2023-11-20 01:41

EDA实验-----四位乘法器的设计（QuartusII）

二、实验设备PC机一台；FPGA实验箱一台。三、实验原理实现并行乘法器的方法又很多种，但
Gretel Tade·2023-11-20 01:02

EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)

FPGA实验开发系统一套。三、实验原理本实验通过扫描4*4矩阵键盘的值，在数码管上显示对应
Gretel Tade·2023-11-20 01:02

Altera_FPGA时序约束及设计优化

-------------------------------------------------------------------------------------------一、Altera_FPGA
Ctrlturtle·2023-11-20 01:31

VIVADO时序约束之时序例外（set_false_path）

前言当FPGA设计中的逻辑行为不能满足默认的时序要求时，设计者需要使用时序例外语法对该逻辑行为进行处理，例如：有些结果只需每个一个或多个时钟周期捕获一次。
Abel……·2023-11-20 01:00

FPGA设计时序约束八、others类约束之Set_Case_Analysis

目录一、序言二、SetCaseAnalysis2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、工程示例四、参考资料一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others目录下，可用于设置忽略或修改默认的时序路径分析，以Vivado2022.1版本为例，主要包括以下4类二、SetCaseAnalysis2.1基本概念Setcaseanalysis（设置案例分析）命
知识充实人生·2023-11-20 01:30

嵌牛4

姓名李泽浩学号21181214372学院广州研究院转载自https://blog.csdn.net/FPGADesigner/article/details/88751502【嵌牛导读】本文使用UDP设计一个
李泽浩·2023-11-19 23:56

美图

图片发自App图片发自App图片发自App图片发自App图片发自App锲而舍之，朽木不折；锲而不舍，金石可镂。---《苟子·劝学》
星辰欣·2023-11-19 19:55

Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Cons

在使用quartusii进行FPGA开发时，遇到如下警告信息：CriticalWarning:SynopsysDesignConstraintsFilefilenotfound:'CMTT.sdc'.ASynopsysDesignConstraintsFileisrequiredbytheTimeQuestTimingAnalyzertogetpropertimingconstraints.Wit
亦可西·2023-11-19 18:04

基于Zynq FPGA对雷龙SD NAND的测试

文章目录一、SDNAND特征1.1SD卡简介1.2SD卡Block图二、SD卡样片三、Zynq测试平台搭建3.1测试流程3.2SOC搭建四、软件搭建五、测试结果六、总结一、SDNAND特征1.1SD卡简介  雷龙的SDNAND有很多型号，在测试中使用的是CSNP4GCR01-AWM与CSNP32GCR01-AOW。芯片是基于NANDFLASH和SD控制器实现的SD卡。具有强大的坏块管理和纠错功能，
PPRAM·2023-11-19 18:01

FPGA资源之LUT

资源简介二、LUT查找表资源（SLICEM、SLICEL）三、LUT资源3.1LUT资源工作原理3.2LUT资源内部结构3.3LUT功能的拓展3.4LUT硬件原语一、CLB资源简介  Xilinx7的FPGA
PPRAM·2023-11-19 18:31

【Synopsys Bug记录】DC综合报错（显示warning：Unable to resolve reference）

该SOC已经成功在FPGA上运行了，按理说在设计上是没有问题的。在反复查看综合报告与RTL设计源码后，终于解决了Bug。
PPRAM·2023-11-19 18:01

瓷片电容、钽电容、电解电容区别---电源设计中的去耦电容应用实例

很多人搞ARM，搞DSP，搞FPGA，乍一看似乎搞的很高深，但未必有能力为自己的系统提供一套廉
KeFan2615·2023-11-19 18:15

ZYNQ7020 FPGA如何从Flash启动的详细步骤

ZYNQFPGA程序固化FLASH一、创建BOOT.bin工具vivado2017.41创建工程。包括创建工程，编写程序，添加约束。2创建一个BD文件。
硬是要得·2023-11-19 13:36

基于FPGA的五子棋（论文+源码）

1.系统设计在本次设计中，整个系统硬件框图如下图所示，以ALTERA的FPGA作为硬件载体，VGA接口，PS/2鼠标来完成设计，整个系统可以完成人人对战，人机对战的功能。
沐欣工作室_lvyiyi·2023-11-19 12:58

众人划桨开大船 课题路上一起走

我被邓老师锲而不舍的精神打动，也更感动于鲍冬冬老师忍受蚊虫的叮咬细致的两个小时的讲解，感动于胡老师一次又一次的指引和相助，感动于孙涛老师的公益讲座，感动于学校领导
N4109河南项城田雨·2023-11-19 12:13

某大厂伺服驱动器量产方案

标配CANopen、高精度运动控制，高速总线通讯，主芯片28335+FPGA，已验证过，带can和485通讯，程序代码能自动识别电机参数、惯量识别、低频振动抑制，含MODBUS、CANopen通讯。
cooldog123pp·2023-11-19 09:32

FPGA模块——IIC协议（读写PCF8591）

FPGA模块——IIC协议（读取PCF8591）PCF8591/AT8591芯片对iic协议的使用PCF8591/AT8591芯片低功耗8位CMOS数据采集设备，4路模拟输入，1路模拟输出，分时多路复用
云影点灯大师·2023-11-19 07:30

[ZYNQ]开发之基于 AN108 模块的ADC 采集以太网传输

二、任务分析本实验的硬件设计部分及vitis均参照了ALINXFPGAZYNQUltrascale+MPSOC教程中实验基于AN9280模块的ADC采集以太网传输，其B站视频链接如下【62】ALINXZynqMPSoCXILINXFPGA
Laid-back guy·2023-11-19 06:24

Zynq上用Lwip接收命令，发送数据

主要的学习资源都来自于Xilinx的官方例子，还有FPGADesigner同学的blog。年纪大了，一边带孩子一边学习，效率实在低。还有很多地方搞不明白，只有在以后的日子里慢慢补。
头有点晕™·2023-11-19 06:17

LabVIEW编程开发NI-USRP

USRP是市场上最开放、最通用的SDR，可帮助工程师在主机和FPGA上使用各种软件开发工具构建系统。有多种选项可用于对基于SDR的系统的主机进行编程。
LabVIEW开发·2023-11-19 00:35

Verilog中双向端口（inout） 的原理和使用方法

Inout端口的实现是使用三态门，如FPGA中的管脚复用部分：三态门的第三个状态是高阻态Z。在实际电路中高阻态意味着响应的管脚悬空、断开。当三态
码尔泰·2023-11-18 21:13

ISP 图像信号处理器数字IP实现

ZynqMP-ISPDemo基于KV260(ARM+FPGA)平台，设计实现了CIS(AR1335接在IAS1口)配置，MIPI接收，ISP处理，DP显示。3MP-RAW10@30FPS。
Ryan_bian·2023-11-18 20:45

AMD：MI300 AI加速器终于来了

AMD（NASDAQ：AMD）是一家领先的半导体公司，以其高性能CPU、GPU、FPGA和DPU产品组合而闻名。
松果智能·2023-11-18 20:09

【2021集创赛】Arm杯二等奖-基于Arm核的智慧病房手势识别方案

上海交通大学队伍名称：芯灵手巧指导老师：王琴、景乃锋参赛队员：林圣凯、林新源、莫志文总决赛奖项：二等奖1.项目概述1.1选题背景我们的选题背景是考虑到很多卧床病人不便于独自向医护人员提出护理请求，因此我们想到在FPGA
极术社区·2023-11-18 18:15

Xilinx FPGA用户原语介绍

不同的厂商，原语不同；同一家的FPGA，不同型号的芯片，可以也不一样；原语类似最底层的描述方法。
亦可西·2023-11-17 17:23

一文最全科普FPGA技术知识

FPGA是可以先购买再设计的“万能”芯片。
EDA365电子论坛·2023-11-17 15:15

运动控制中的精插补和粗插补

最近每天完善这篇博客精插补是运动控制的一个主要技术点，主要由fpga完成，对实时性要求较高，目前国内中低端的运动控制器精插补原理基本上都参考了MCX314这个芯片，你可以大概去找一下这个芯片资料，看一下芯片内部结构
寒听雪落·2023-11-17 15:18

使用FDATOOL生成xilinx中FIR滤波器IP核的系数

FilterDesigner&AnalysisTool”工具界面：2、点击左下角的Setquantizationparameter，设置Filterarithmetic为Fixed-point（定点，由于有些FPGA
weixin_30249203·2023-11-17 10:02

MATLAB+VIVADO设计FIR滤波器

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、滤波器系数的生成二、FPGA的实现1.FIR滤波器IP核2.导入参数总结前言数字信号处理中需要用到FIR滤波器进行一些滤波处理或加窗
judas1801·2023-11-17 10:58

FPGA 20个例程篇：9.DDR3内存颗粒初始化写入并通过RS232读取（上）

DDR3颗粒作为当前较为常见的一种储存器，在计算机和嵌入式产品中得到广泛应用，尤其是在涉及到大数据量交互的场合，在FPGA领域比如视频加速处理、AD高速采集、PCIE上位机开发、SFP万兆光口传输等，几乎都能看到
青青豌豆·2023-11-17 07:07

ZYNQ-RAM

RAM是FPGA中常用的基础模块，可广泛应用于缓存数据。本实验主要介绍RAM的读写操作。
冬日暖杨杨·2023-11-17 04:07

ZYNQ之FPGA 片内RAM读写测试实验

文章目录前言一、添加RAMIP核二、编写测试程序三、添加ILA四、分配管脚五、Simulator仿真六、硬件调试总结前言本实验的主要内容是介绍如何使用FPGA内部的RAM以及程序对该RAM数据的读写操作
西岸贤·2023-11-17 03:36

【ZYNQ】从入门到秃头07 FPGA 片内 RAM && ROM 读写测试实验

文章目录FPGA片内RAM读写测试实验实验原理创建Vivado工程RAM的端口定义和时序测试程序编写VerilogIO约束Testbeachsimulation仿真板上验证添加ILAIP核生成bitstreamFPGA
“逛丢一只鞋”·2023-11-17 03:05

ZYNQ 通过GP总线读取PL端RAM存储的数据

2，SRAM介绍（双端口RAM结构）Xilinx的ZYNQ内部FPGA是virtex7系列，内部有32KB的BlockMemory，
寒听雪落·2023-11-17 03:35

ZYNQ&FPGA RAM IP核实验

RAMIP核介绍RAM的英文全称是RandomAccessMemory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。
Nadukab·2023-11-17 03:34

【FPGA】RAM伪双端口

【FPGA】RAM伪双端口一、RAM1、什么是RAM2、作用3、读写速率4、ZTNQ7020blockRAM资源5、数据宽度配置6、端口介绍二、RAM配置1、配置界面介绍：2、参数设置三、RAM驱动方法
杜宇听澜·2023-11-17 03:34

（二）FPGA IP核使用教程——单端口RAM

文章目录（二）FPGAIP核使用教程——单端口RAM0致读者1实验任务2RAM简介3程序设计3.1RAMIP核配置3.2时序图详解3.3顶层模块设计3.3.1代码编写3.4RAM读写模块设计3.4.1绘制波形图
ChinaRyan666·2023-11-17 03:31

【FPGA】zynq 单端口RAM 双端口RAM 读写冲突 写写冲突

RAMRAM读写分类RAM原理及实现RAM三种读写模式不变模式写优先读优先单端口RAM伪双端口RAM真双端口RAM读写冲突和写写冲突读写冲突写写冲突总结：RAMRAM的英文全称是RandomAccessMemory，即随机存取存储器，简称随机存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址的存储单元中读出数据，其读写速度是由时钟频率决定的。具体的分类讲解可以看SDRAM
Z小旋·2023-11-17 03:29

为什么很多人从FPGA转IC前端岗?哪个前景好？

很多入行不久的朋友潜意识里会认为FPGA是很高深的东西，能掌握FPGA的一定都是极其厉害的人。其实，这是一个误解。
IC修真院·2023-11-17 01:49

FPGA——基于IIC协议的EEPROM功能实现

目录一、EEPROM介绍二、I2C协议2.1简介2.2I2C总线协议2.2.1开始与停止条件2.2.2地址帧2.2.3数据帧三、EEPROM24C02芯片3.1写时序3.2读时序四、核心代码4.1I2C协议4.1.1逻辑图4.1.2相关代码4.2EEPROM读写控制模块4.2.1原理框图4.2.2相关代码五、总结一、EEPROM介绍EEPROM（ElectricallyErasableProgra
草木的FPGA学习之旅·2023-11-16 23:17

FPGA学习笔记——IIC总线解析及三态门

简介IIC（Inter-IntegratedCircuit）其实是IICBus简称，所以中文应该叫集成电路总线，它是一种串行通信总线，使用多主多从架构。它有两根线，一根时钟线SCL，一根数据线SDA，半双工串行同步通信。设备空闲状态：高电平因为高电平可以检测设备的好坏。起始位：时钟线高的时候，数据线拉低；停止位：时钟线高的时候，数据线拉高。在起始信号产生之后，总线就处于被占用的状态，在终止信号产生
蓝藻F·2023-11-16 23:11
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