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Linux
HDL——FPGA
FPGA
实现电机转速PID控制
通过纯RTL实现电机转速PID控制，包括电机编码器值读取，电机速度、正反转控制，PID算法，卡尔曼滤波，最终实现对电机速度进行控制，使其能够渐近设定的编码器目标值。一、设计思路前面通过SOPC之NIOSⅡ实现电机转速PID控制(调用中断函数)对电机实现了PID控制，然后就可以按照其设计方式将上层的C语言实现的PID控制部分等全部转换成Verilog代码，最终实现纯RTL进行PID控制。在前文中，电
STATEABC
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2023-09-05 06:38
一般人学不会的FPGA
FPGA
fpga开发
verilog
PID
基于
FPGA
的图像中值滤波开发,包括tb测试文件以及matlab验证代码
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览通过MATLAB调用
FPGA
的仿真结果，显示滤波效果：2.算法运行软件版本vivado2019.2matlab2022a3
简简单单做算法
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2023-09-04 19:09
#
图像算法
fpga开发
matlab
FPGA
图像中值滤波
数字IC面试题笔记
RISC-V、MISP)2.RTL：用Verilog、systemVerilog、VHDL描述电路(时钟域描述、时序组合逻辑描述：时钟沿、组合逻辑描述：电平)3.功能仿真：理想状态下的仿真4.验证：UVM、
FPGA
TaylorS_SF
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2023-09-04 03:52
FPGA
面试
FPGA
的顶层文件调用方式（veliog
HDL
&& Quart II）
FPGA
的顶层文件调用方式（veliogHDL&&QuartII）1.新建.v文件，选择
hdl
点击project，选中setastoplevel，然后开始调用各个文件夹。
TaylorS_SF
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2023-09-04 03:51
FPGA
fpga
Vivado 添加
FPGA
开发板的Boards file的添加
1digilentboardfile下载地址下载地址：https://github.com/Digilent/vivado-boards2下载后3添加文件到vivado安装路径把文件复制到Vivado\2019.1\data\boards\board_files4创建工程查看是否安装成功
LEEE@FPGA
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2023-09-04 01:26
FPGA学习记录
fpga开发
JTAG不能下载的问题Error (209040): Can‘t access JTAG chain
答：无关，只需
FPGA
即可。2.JTAG需要哪些管脚？答：F
pcjiushizhu
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2023-09-04 00:31
fpga
fpga开发
HDMI 输出实验
FPGA
教程学习第十四章HDMI输出实验文章目录
FPGA
教程学习前言实验原理实验过程程序设计时钟模块（video_pll）彩条产生模块（color_bar)配置数据查找表模块（lut_adv7511）I2CMaster
weixin_45090728
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2023-09-03 16:02
ZYNQ学习
fpga开发
FIFO_IP核介绍和测试
FPGA
使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存,或者高速异步数据的交互也即所谓的跨时钟域信号传递。它与
FPGA
内部的RAM和ROM的区
C.V-Pupil
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2023-09-03 11:53
tcp/ip
fpga开发
网络协议
FPGA
时序分析与约束（4）——时序分析，时序约束，时序收敛
前言在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，之后又把理想化的时钟变成了实际的时钟考虑了进来，在阅读本文之前，强烈推荐优先阅读本系列之前的文章，毕竟这是我们继续学习的基础，前文链接：
FPGA
apple_ttt
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2023-09-03 11:23
关于时序约束的那些事
fpga开发
fpga
时序分析
时序约束
时序收敛
FPGA
实例03——FIFO的IP核创建及16位输入转8位输出
1.本节目的：①创建FIFO的IP核②用FIFO实现16位数据输入转8位数据输出。2.首先，创建FIFO的IP核，在quartus新建工程后，在右方的IPCatalog中搜索FIFO。然后点击FIFO，命名后选择Verilog文件类型，点击ok。跳出FIFO的建立界面如下：点击next后：点击next后：点击next后：之后一直点next即可，最后finish，完成IP核的创建，我们会得到重要的文
捌肆幺幺
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2023-09-03 11:23
FPGA实例
fpga
fpga开发
verilog
FPGA
开发——UART串口通信（使用FIFO IP核作为缓存，在接收模块后添加检验）
FPGA
开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三
圆原元源远员
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2023-09-03 11:23
fpga开发
缓存
FPGA
——FIFO
FIFOFIFO（FirstInFirstOut，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。FIFO根据读写时钟是否相同，分为SCFIFO（single-clockFIFO）和DCFIFO（duabl-clockFIFO），SCFIFO的读写为同一时钟，应用在同步时钟系统中；DCFIFO的读写时钟不同，应用在异步时钟系统中。SCFIFO单时钟FIFO常用于片内数据交互，例如，
rοckman
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2023-09-03 11:52
fpga开发
FPGA
原理与结构——FIFO IP核的使用与测试
一、前言本文介绍FIFOGeneratorv13.2IP核的具体使用与例化，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考：
FPGA
原理与结构——FIFOIP
apple_ttt
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2023-09-03 11:22
FPGA原理与结构
fpga开发
fpga
硬件架构
FIFO
Xilinx
计组大作业|硬件小学期的思路
推荐文章RISC-CPU设计和
FPGA
实现我们要求的指令集是RISC-V，这篇文章写的很好，流程很详细，从单周期，到IO接口，再到流水线优化，到上板，都写了，很不错的一篇攻略。一些思路很多同学
亦梦亦醒乐逍遥
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2023-09-03 10:18
bit小学期
系统架构
三、E906移植----
FPGA
生成可用的比特流并实现串口发送
三、E906移植----
FPGA
生成可用的比特流并实现串口发送书接上回，第二篇把基本工程搭建了起来，跑了下综合看了看。
大功率灯泡
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2023-09-03 09:21
玄铁RISCV核--E906
CPU的FPGA移植
fpga开发
RISCV
E906
FPGA
时序分析与约束（3）——时钟不确定性
一、前言在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，在阅读本文章之前，强烈推荐先阅读完本系列之前的文章，因为这是我们继续学习的理论的理论基础，前文链接：
FPGA
时序分析与约束（2）——
apple_ttt
·
2023-09-02 15:22
关于时序约束的那些事
fpga开发
fpga
时序分析
时钟偏移
时钟抖动
【启扬方案】基于i.MX8M Mini 核心板的工业数据采集与控制系统解决方案
传统的工业数据采集和控制系统通常需要连接多个数据采集设备进行高速通信，并承担复杂的数据处理、高清多媒体显示等功能，而基于ARM+
FPGA
架构的嵌入式系统自带丰富的外设接口、具备高清显示、高速传输等功能，
vickycheung3
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2023-09-02 14:15
嵌入式硬件
ARM
嵌入式开发
智慧工厂
【计算机组成原理】流水线式指令执行
文章目录前言一、处理器的构成二、数据通路1.流水线工作2.冒险3.流水线寄存器三、
FPGA
相比于CPU的速度优势总结前言最近在阅读《计算机组成与设计硬件/软件接口（原书第5版）》这本书，它的讲解由浅入深
辣椒油li
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2023-09-02 11:20
计算机组成与设计
计算机组成
处理器
流水线
FPGA
时序分析与约束（2）——时序电路时序
一、前言在之前的内容中，我们介绍了组合电路的时序问题和可能导致的毛刺，强烈推荐在阅读前文的基础上再继续阅读本文，前文链接：
FPGA
时序分析与约束（1）——组合电路时序这篇文章中，我们将继续介绍
FPGA
时序分析相关内容
apple_ttt
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2023-09-02 11:04
关于时序约束的那些事
fpga开发
fpga
时序约束
时序逻辑
ModaHub魔搭社区——决胜大模型时代，算力、网络、向量数据库缺一不可
大模型应用场景日趋多样，需求也随着增加，进而倒逼着多元算力方面的创新，为满足AI工作负载的需求，采用GPU、
FPGA
、ASIC等加速卡的服务器越来越多。
LCHub低代码社区
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2023-09-02 10:26
《向量数据库指南》
数据库
人工智能
WinPlan
机器学习
向量数据库
MIlvus
Cloud
Milvus
北京迪文DWIN 4.3吋 DMT48270C043_06WT 触控屏(DGUS II屏) Bring-up
DMT48270C043_06WT是T5,T5UID1(DGUSII)平台,软件要用DGUSV7.388，配
HDL
662B,不是
HDL
662K!
吕傑森
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2023-09-02 06:21
零件
笔记
硬件
中国芯片
3000亿元的芯片包括CPU，GPU，
FPGA
,ADC,DAC等。ARM创办于英国劍桥，它生产的芯片正配中国
A江上渔者
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2023-09-02 06:59
BlockRAM地址冲突问题
文章目录问题描述使用情境问题分析UG参考问题描述下午在调试
FPGA
时，遇到一个问题：无法向RAM中写值（读出的值是旧值,不是新写入的值）使用情境TDP_RAM的A、B端口均是write_first模式，
山音水月
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2023-09-02 03:44
FPGA
MMCM时钟动态调相
考虑到目前硬件很难再有所改动，决定通过改动
FPGA
来小修小补。初步的解决思路有两个：调节selectIO的数据延迟调节输出数据所在时钟域的时钟相位这两个
山音水月
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2023-09-02 03:13
FPGA
Plasticine: 面向并行模式的可重配架构
由于位级(bit-level)的可重配抽象，细粒度结构(如
FPGA
)传统上存
DeepNoMind
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2023-09-01 22:43
程序人生
理解
FPGA
中的亚稳态
本文主要讲述了
FPGA
中的亚稳态问题，可以帮助大家更好地理解亚稳态。
apple_ttt
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2023-09-01 22:40
那些值得一读的FPGA文档
fpga开发
fpga
亚稳态
时序分析
FPGA
时序分析与约束（1）——组合电路时序
写在最前面：关于时序分析和约束的学习似乎是学习
FPGA
的一道分水岭，似乎只有理解了时序约束才能算是真正入门了
FPGA
，对于
FPGA
从业者或者未来想要从事
FPGA
开发的工程师来说，时序约束可以说是一道躲不过去的坎
apple_ttt
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2023-09-01 22:39
关于时序约束的那些事
fpga
fpga开发
时序分析
组合电路
毛刺
FPGA
日常1：101序列检测器
采用三段式状态机，将组合逻辑与时序逻辑分开第一部分描述状态转移第二部分描述状态转移条件第三部分描述输出modulefsm(inputclk,inputrst_n,inputx,outputz);reg[1:0]current_state;reg[1:0]nstate;always@(posedgeclkornegedgerst_n)if(!rst_n)current_state<=S0;elsec
啥都学全都学
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2023-09-01 22:31
fpga开发
fpga
Plasticine: 面向并行模式的可重配架构
由于位级(bit-level)的可重配抽象，细粒度结构(如
FPGA
)传统上存
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2023-09-01 13:59
程序员
Plasticine: 面向并行模式的可重配架构
由于位级(bit-level)的可重配抽象，细粒度结构(如
FPGA
)传统上存
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2023-09-01 13:28
程序员
12、
FPGA
程序的固化和下载
使用仿真器下载BIT文件到
FPGA
时，板子断电后程序就没有了，因此需要将程序固化到板卡的FLASH或SD卡中，下次启动板卡时就从FLASH或SD卡加载程序，不用再次使用仿真器下载程序了。
Belle710
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2023-09-01 12:40
vivado
硬件工程
15 验证差分时钟输入转单端
供给
FPGA
的时钟有单端时钟，也有差分时钟，当输入是差分时钟时，需要将差分时钟转换为单端时钟输出来作为
FPGA
的系统工作时钟。本次使用锁相环来实现差分到单端时钟的转换。
Belle710
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2023-09-01 12:08
vivado
硬件工程
【紫光同创国产
FPGA
教程】——【PGL22G第三章】数码管静态显示实验例程
需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-09-01 07:56
fpga开发
fpga
【紫光同创国产
FPGA
教程】——PDS快速使用手册教程
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处一、PangoDesignSuite简介PangoDesignSuite简称PDS，是一款专用于紫光同创
FPGA
开发的
小眼睛FPGA
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2023-09-01 07:55
FPFA
fpga开发
【两周学会
FPGA
】从0到1学习紫光同创
FPGA
开发|盘古PGL22G开发板学习之点亮LED灯（一）
三：实验原理LED灯按照一定的时间进行亮与灭的转换，在
FPGA
中，实际原理是LED灯在一定的时钟周期内
小眼睛FPGA
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2023-09-01 07:55
FPFA
fpga开发
学习
fpga
【两周学会
FPGA
】从0到1学习紫光同创
FPGA
开发|盘古PGL22G开发板学习之按键消抖（二）
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一、实验目的机械式弹片按键，在按下或松开时会有机械抖动，导致在按下或松开时按键的状态不稳定，在快速的变化，在使用按键输入信号时如果采集了抖动时的状态（也可称之为毛刺），会导致工程运行出现不可控的变化，故而我们需要将这段时间的抖动信号给滤除掉，所以需要进行按
小眼睛FPGA
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2023-09-01 07:55
fpga开发
学习
【紫光同创国产
FPGA
教程】——PDS安装教程
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处一、软件简介PangoDesignSuite是紫光同创基于多年
FPGA
开发软件技术攻关与工程实践经验而研发的一款拥有国产自主知识产权的大规模
小眼睛FPGA
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2023-09-01 07:25
fpga开发
【紫光同创国产
FPGA
教程】——
FPGA
&CPLD的下载与固化
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处一、
FPGA
&CPLD的下载（1）生成位流文件（.sbit）后，可以把.sbit文件下载到
FPGA
或CPLD中，首先将
小眼睛FPGA
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2023-09-01 07:25
fpga开发
fpga
【两周学会
FPGA
】从0到1学习紫光同创
FPGA
开发|盘古PGL22G开发板学习之数码管动态显示（五）
需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-09-01 07:53
fpga开发
FPFA
fpga开发
学习
用于Windows系统的免费比特币挖掘软件
前情提要《找到一款能挖比特币的浏览器免费下载浏览同时挖矿美滋滋》推荐应用CGMiner这是用于GPU，ASIC和
FPGA
的最受欢迎的比
行运设计师
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2023-09-01 03:49
FPGA
可重配置原理及实现（2）——要求与标准
一、前言在之前的文章中着重介绍了
FPGA
的可重构技术，可重配置技术是Xilinx提供的用来高效利用
FPGA
设计资源实现
FPGA
资源可重复利用的最新的
FPGA
设计技术，这种技术的发展为
FPGA
应用提供了更加广阔的前景
apple_ttt
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2023-08-31 23:54
FPGA原理与结构
#
FPGA可重构技术
fpga
xilinx
fpga可重构
FPGA
可重配置原理及实现（1）——导论
一、概述可重配置技术是Xilinx提供的用来高效利用
FPGA
设计资源实现
FPGA
资源可重复利用的最新的
FPGA
设计技术，这种技术的发展为
FPGA
应用提供了更加广阔的前景。
apple_ttt
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2023-08-31 23:23
FPGA原理与结构
#
FPGA可重构技术
fpga开发
部分可重构
fpga
xilinx
FPGA
| Verilog仿真VHDL文件
当VHDL模块中有Generic块时，应该怎么例化？VHDL模块代码entityGenericExampleisgeneric(DATA_WIDTH:positive:=8;--泛型参数：数据宽度ENABLE_FEATURE:boolean:=true--泛型参数：是否启用特定功能);Port(clk:inSTD_LOGIC;reset:inSTD_LOGIC;data_in:inSTD_LOGI
Ruoyo176
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2023-08-31 10:38
学习笔记
#
FPGA学习笔记
FPGA
Verilog
FPGA
SPI 驱动程序
程序框架分解moduleadc7254_Ctrl(inputsys_clk,//systemclkc50Minputreset_n,//resetflaginputiData_a_in,//ADCto
fpga
inputiData_b_in
金_大虾
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2023-08-31 10:37
FPGA
fpga开发
基于
FPGA
的图像sobel边缘提取算法开发,包括tb测试文件以及matlab验证代码
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2023/07/31//DesignName://ModuleName:sobel//P
简简单单做算法
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2023-08-31 10:04
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图像算法
图像处理
FPGA
sobel边缘提取
【两周学会
FPGA
】从0到1学习紫光同创
FPGA
开发|盘古PGL22G开发板学习之数码管静态显示（四）
需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-08-31 10:03
fpga开发
FPFA
fpga开发
学习
fpga
【两周学会
FPGA
】从0到1学习紫光同创
FPGA
开发|盘古PGL22G开发板学习之键控流水灯（三）
需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-08-31 10:02
fpga开发
FPFA
fpga开发
学习
【紫光同创国产
FPGA
教程】——【PGL22G第六章】密码锁实验例程
需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-08-31 10:32
fpga开发
FPFA
fpga开发
FPGA
优质开源项目 – UDP万兆光纤以太网通信
本文开源一个
FPGA
项目：UDP万兆光通信。该项目实现了万兆光纤以太网数据回环传输功能。
cjx_csdn
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2023-08-31 10:31
fpga开发
udp
网络协议
万兆光通信
开源项目
linux系统下编译
fpga
工程,RISCV的linux模拟环境搭建整理和总结
一，有关RISCV的开源代码，可以从改网站的连接进入，该网站归纳整理了有关RISCV的多方面资料：二，自己的虚拟机或linux系统事先安装好三，装好git工具，因为riscv很多开源的东西需要从git上checkout，这样会方便不少四，1.首先安装开源程序版本管理工具：(linux)Fedora系统上用yum安装，Debian系统上用apt-get安装(先安装curl、zlib、openssl、
冷酷CV战士
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2023-08-31 08:13
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