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QUARTUS
新手--安装好
Quartus
II13.0（带modelsim集成包）并用
Quartus
II搭建一个工程
前言今天是国庆节，我们正式来学习
Quartus
II13.0软件的安装与使用。学习verilog与学习C语言都是学习一门语言，那么学习一门语言，光看理论不敲代码绝对是学习不好的。
侠客er
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2023-10-02 14:32
Verilog
verilog
fpga
Quartus
和ModelSim软件关联
Quartus
和ModelSim软件关联
Quartus
II_18.1和ModelSim_10.5b软件的关联Altera自身在仿真领域做的并不是很好，所以
Quartus
软件兼容Mentor公司的ModelSim
佣兵之王@大青山
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2023-10-02 01:24
quartus
modelsim
联调设置参数
FPGA学习：MODESIM与FPGA原理图联合仿真错误（VSIM 3033)
在
QUARTUS
中编译能够成功，Modelsim仿真时出现如下错误：“erro:Instantiationof'***'failed.Thedesignunitwasnotfound"。
快，快去救列宁！
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2023-09-30 10:20
逻辑时序
仿真
DDS信号发生器波形发生器VHDL
名称：DDS信号发生器波形发生器软件：
Quartus
语言：VHDL要求：在EDA平台中使用VHDL语言为工具，设计一个常见信号发生电路，要求：1.能够产生锯齿波，方波，三角波，正弦波共四种信号；2.信号的频率和幅度可以通过按键调节
蟹代码丫
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2023-09-30 10:40
fpga开发
乒乓球游戏控制器verilog带报告
名称：乒乓球游戏控制器verilog（代码在文末付费下载）软件：
Quartus
语言：Verilog要求：乒乓球控制器（数码管显示各3位：2位显示当前局分数，1位赢得局数，再有一个数码管显示当前局数）利用显示灯表示球网和乒乓球利用显示灯表示球台的边界在球网和球台边界范围内
蟹代码丫
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2023-09-30 10:38
游戏
fpga开发
出租车计费器verilog出租车计价器FPGA
名称：出租车计费器verilog出租车计价器软件：
Quartus
语言：Verilog要求：出租车模拟计费系统的实现设计一个模拟的出租车计费系统，能显示里程和费用。
蟹代码丫
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2023-09-28 11:54
fpga开发
FPGA的数字钟带校时闹钟报时功能VHDL
名称：基于FPGA的数字钟具有校时闹钟报时功能软件：
Quartus
语言：VHDL要求：1、计时功能:这是数字钟设计的基本功能，每秒钟更新一次,并且能在显示屏上显示当前的时间。
蟹代码丫
·
2023-09-28 07:54
fpga开发
DE0开发板交通灯十字路口红绿灯VHDL
名称：基于DE0开发板的交通灯十字路口红绿灯软件：
Quartus
语言：VHDL要求：设计一个十字路口交通信号灯的控制电路。分为两种情况，正常状态和报警状态。
蟹代码丫
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2023-09-28 07:54
fpga开发
音乐流水灯音乐播放器数码管显示Verilog
名称：音乐流水灯音乐播放器数码管（代码在文末付费下载）软件：
Quartus
语言：Verilog要求：要求设计一个基于FPGA的带数码管显示的音乐流水灯装置。
蟹代码丫
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2023-09-28 07:53
fpga开发
FPGA的DQPSK调制解调Verilog
名称：DQPSK调制解调软件：
Quartus
语言：Verilog要求：使用Verilog语言进行DQPSK调制和解调，并进行仿真代码下载：DQPSK调制解调verilog，
quartus
_Verilog
蟹代码丫
·
2023-09-28 07:23
fpga开发
Quartus
乒乓球游戏控制器VHDL
名称：乒乓球游戏控制器VHDL软件：
Quartus
语言：VHDL要求：综合实验乒乓球游戏设计要求两人的乒乓球游戏机是由8个LED表示球台，8个LED灯的编号为1~8，两名选手分别是A和B，当A选手准备开球时
蟹代码丫
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2023-09-28 07:23
fpga开发
DDS信号发生器Verilog波形发生器FPGA
名称：DDS信号发生器Verilog波形发生器软件：
Quartus
语言：Verilog要求：1.可产生正弦波，锯齿波，三角波，方波4种波形，频率可调2.具有波形选择、起动、停止功能。
蟹代码丫
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2023-09-28 07:23
fpga开发
FPGA病房呼叫系统实现
使用verilog语言在
Quartus
II下实现文工程没有调用IP核，都是自己设计的代码文件，可以用于ISE，vivado等开发工具下使用下面是工程顶层模块代码部分截图：顶层模块代码：moduleSRCall
QQ_778132974
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2023-09-28 07:22
D1：verilog设计
fpga开发
Quartus
医院病房呼叫系统病床呼叫Verilog，源代码下载
名称：医院病房呼叫系统病床呼叫软件：
Quartus
语言：Verilog要求：1、用1~6个开关模拟6个病房的呼叫输入信号,1号优先级最高;1~6优先级依次降低;2、用一个数码管显示呼叫信号的号码;没信号呼叫时显示
蟹代码丫
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2023-09-28 06:49
fpga开发
m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步
目录1.算法仿真效果2.算法涉及理论知识概要3.Verilog核心程序4.完整算法代码文件1.算法仿真效果本系统进行了两个平台的开发，分别是：Vivado2019.2
Quartus
ii18.0+ModelSim-Altera6.6dStarterEdition
我爱C编程
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2023-09-28 01:51
FPGA通信和信号处理
fpga开发
BPSK
调制解调
VERILOG
m基于FPGA的FOC控制器verilog实现,包括CLARK,PARK,PID及SVPWM,含testbench
目录1.算法仿真效果2.算法涉及理论知识概要3.MATLAB核心程序4.完整算法代码文件1.算法仿真效果
Quartus
II12.1(64-Bit)ModelSim-Altera6.6dStarterEdition
我爱C编程
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2023-09-28 01:51
Simulink控制器
FPGA通信和信号处理
FPGA
FOC控制器
CLARK变换
PARK变换
SVPWM
Verilog语言-
Quartus
II 错误解决
1、弹窗：Areyousurewanttofinish？原因：testbench文件里面有下列语句：$finish;（表示时间到达1000ns就停止仿真）initialbeginforeverbegin#100;//$display("---gyc---%d",$time);if($time>=1000)begin$finish;endendend注意：选择否，才能保持仿真软件打开看波形，选择是会
可可西里_X_back
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2023-09-28 01:20
工作笔记
fpga开发
FPGA接收串口数据并通过LCD1602显示
硬件：EP4CE6E22C8NG开发工具：
Quartus
II13
m0_51294753
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2023-09-25 18:02
笔记
fpga开发
硬件工程
嵌入式硬件
关于
quartus
primer pin planner 分配管脚会出现不知名管脚的情况
在分配管脚的时候会出现altera_reserved_tck,altera_reserved_tdi,altera_reserved_tdo,altera_reserved_tms这些管脚如下图。这些引脚是JTAG引脚，会自动分配，不用关心。
月月wp
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2023-09-25 09:52
FPGA调试
fpga开发
基于FPGA的定时提醒装置Verilog
名称：基于FPGA的定时提醒装置Verilog软件：
Quartus
语言：Verilog要求：（1）拨动开关K1（扩展要求按下S1键后），七段数码管开始从3倒计时，每秒计数减1，当减到0时，保持0显示，同时红灯闪烁
蟹代码丫
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2023-09-24 14:48
fpga开发
Quartus
出租车计费器verilog计价器
名称：出租车计费器verilog计价器软件：
Quartus
语言：Verilog要求：出租车计费器，起步价10元，3公里内起步价，可以切换白天和夜晚计费，白天时超过3公里后2.4元每公里，停车时6元每10
蟹代码丫
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2023-09-24 14:45
fpga开发
4位密码锁可修改密码及错误报警VHDL
名称：4位密码锁可修改密码及错误报警（代码在文末付费下载）软件：
Quartus
语言：VHDL要求：按键包括，0~9，确认，重置，修改,密码4位要能设定密码，重置密码，如果密码输入正确会亮绿灯，连续三次输入错误会报警代码下载
蟹代码丫
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2023-09-24 05:54
fpga开发
出租车计价器计费器
Quartus
名称：出租车计价器计费器（代码在文末付费下载）软件：
Quartus
语言：VHDL+Verilog的2套工程代码均有FPGA代码资源网：hdlcode.com代码下载地址：出租车计价器计费器_Verilog
蟹代码丫
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2023-09-24 05:53
fpga开发
基于FPGA的16QAM调制verilog代码
名称：FPGA的16QAM调制verilog软件：
Quartus
语言：Verilog要求：使用FPGA实现16QAM的调制，并进行仿真代码下载：FPGA的16QAM调制verilog_Verilog/VHDL
蟹代码丫
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2023-09-24 05:53
fpga开发
quartus
十字路口交通灯红绿灯Verilog（红绿灯时间可调）
十字路口交通灯红绿灯（红绿灯时间可调）名称：十字路口交通灯红绿灯软件：
Quartus
语言：Verilog要求：设计十字路口的红绿灯，要求红灯和绿灯最后3秒闪烁。
蟹代码丫
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2023-09-24 05:23
fpga开发
quartus
路口交通信号灯控制器红绿灯倒计时交通灯verilog
名称：十字路口交通信号灯控制器红绿灯（倒计时）软件：
Quartus
语言：Verilog代码下载链接：路口交通信号灯控制器红绿灯交通灯verilog_Verilog/VHDL资源下载要求：信号灯控制器设计
蟹代码丫
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2023-09-24 05:23
fpga开发
通用交通灯带倒计时
quartus
红绿灯时间可调
名称：通用交通灯带倒计时
quartus
红绿灯时间可调（代码在文末付费下载）软件：
Quartus
语言：Verilog要求：设计十字路口交通灯，具有倒计时功能，红绿灯时间代码可设置，本工程为交通灯通用代码，
蟹代码丫
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2023-09-24 05:23
fpga开发
VHDL设计出租车计价器
本工程创建于vivado下下面是工程截图：适用于
quartus
II、vivado、ISE等环境。
QQ_778132974
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2023-09-24 05:52
D1：VHDL设计
fpga开发
FPGA的出租车计费器VHDL计价器
名称：出租车计费器/计价器软件：
Quartus
语言：VHDL要求：1.起步费为5元,大于1公里或超过2分钟后按里程计费，每公里3元，停车等待时每20s收费1元2.可以通过设置起步价和每公里单价3.可以控制开始和结束
蟹代码丫
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2023-09-24 05:20
fpga开发
Win10安装
Quartus
Prime 20.1 Lite
1，到官方网站上下载
Quartus
Prime20.1Lite版本，该版本免费，无需授权。其中2是主文件，必须要下。3是modelsim，可以方便的进行仿真，已经安装了仿真工具的可以不下。
hayiji
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2023-09-23 01:13
Quartus
fpga
ide
FPGA时序约束（五）衍生时钟约束与I/O接口约束
系列文章目录FPGA时序约束（一）基本概念入门及简单语法FPGA时序约束（二）利用
Quartus
18对Altera进行时序约束FPGA时序约束（三）时序约束基本路径的深入分析FPGA时序约束（四）主时钟
贾saisai
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2023-09-21 06:19
FPGA时序分析
fpga开发
湖南科技大学EDA作业
3．所有作业需完成VHDL核心代码的设计，并采用
Quartus
II进行相关仿真并且平台实现，否则全组不合格。4．要求在4月30日前完成全部内容。每组同学于5月10日前提交一份电子版设计报告（含源代码、
梦泪焱彡
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2023-09-21 03:44
实验报告
湖南科技大学EDA课程设计
VHDL作业
EDA作业
vivado2019.1安装
Xilinx采用的是ISE和vivado；Altera采用的是
quartus
II。
静一下1
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2023-09-20 10:19
自动增益（AGC）算法FPGA实现
算法在
quartus
II下创建，使用verilog语言。数据转换/信号处理中的基于AGC算法的音频信号处理方法及FPGA实现。
QQ_778132974
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2023-09-17 07:56
D1：verilog设计
FPGA
CPU设计与实现(8位）
软件：
Quartus
IIAltera公司的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式
Lor :)
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2023-09-16 18:18
计算机组成原理
cpu
Quartus
Ⅱ中遇到的问题
记录
Quartus
中遇到的报错一、FailedtolaunchMegaWizardPlug-InManager报错：FailedtolaunchMegaWizardPlug-InManager.PLLIntelFPGAIPv18.1couldnotbefoundinthespecifiedlibrarypaths
STATEABC
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2023-09-15 15:01
一般人学不会的FPGA
FPGA
Quartus
Verilog
MCU软核 1. Altera FPGA上运行8051
0.环境-
Quartus
13-EP4CE6E22开发板-keilc51-ag10kl144h（本工程兼容AGM）下载8051源码：https://www.oreganosystems.at/products
qq_27158179
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2023-09-14 05:40
FPGA
单片机
fpga开发
单片机
嵌入式硬件
数电课程设计
为了帮助大家更好学习FPGA硬件语言，创立此资源包含文件有：实验报告、仿真文件，资料很全，有问题可以私信课设一：加减计数器一、实验内容1、利用
Quartus
II和Modelsim实现100进制可逆计数器编码显示实验
Runner.DUT
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2023-09-11 05:43
FPGA
fpga开发
课程设计
数电课程设计——课设一：加减计数器
为了帮助大家更好学习FPGA硬件语言，创立此资源包含文件有：实验报告、仿真文件，资料很全，有问题可以私信一、实验内容1、利用
Quartus
II和Modelsim实现100进制可逆计数器编码显示实验。
Runner.DUT
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2023-09-11 05:43
fpga开发
SDRAM调试经验（1）--
Quartus
Error (176310): Can‘t place multiple pins assigned to pin location Pin_F16
用某块芯片型号：CycloneIVE系列，EP4CE10F17C8的开发板调试SDRAM的时候，编译工程出现了如下BUG：大概意思是：无法将F16管脚设置为一个复用管脚。解决办法，先把上图红圈的下拉菜单点开，如下：可以看到管脚F16连接到了sdram_cke和ALTERA_nCEO。sdram_cke是SDRAM芯片的时钟使能脚，可ALTERA_nCEO是个啥？？？打开CycloneIVE系列的官
孤独的单刀
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2023-09-11 02:58
FPGA接口与协议
fpga
sdram
verilog
ddr
Xilinx
Vivado远程编译并下载程序到本地xilinx开发板
远程编译并下载程序到本地xilinx开发板关键词：vivado 远程烧写 frp FPGA xilinx 云服务器需求分析： 项目需要，最近需要把FPGA程序从altera移植到xilinx平台，开发环境要从
quartus
ii
大功率灯泡
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2023-09-07 07:10
FGPA
fpga
嵌入式
[Target Connection]: Connected system ID hash not found on target at expecte 解决方法
runas→niosIIhardware时报[TargetConnection]:ConnectedsystemIDhashnotfoundontargetatexpecte错误问题所在：逐步排查后，发现是在
quartus
yuukai
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2023-09-06 18:00
fpga
NIOS II里出现Could not find include file ‘system.h‘ on include paths.
Couldnotfindincludefile‘system.h’onincludepaths在把
Quartus
II工程转移到新的目录下后，打开NIOSII后会发现出现Couldnotfindincludefile
sys_maker
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2023-09-06 18:29
fpga开发
关于NiosII的报错make: *** [XXX.elf] Error 1
环境：
Quartus
II13.0sp1，NiosII13.0sp1转载地址：https://blog.csdn.net/baidu_36031503/article/details/83501281一般有
万世奋飞
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2023-09-06 18:29
QuartusII
NiosII
基于FPGA的数字秒表设计（完整工程）
目录概述设计功能数字秒表设计的目的模块仿真设计代码概述该设计是用于体育比赛的数字秒表,基于FPGA在
Quartus
II9.0sp2软件下应用VHDL语言编写程序,采用ALTRA公司CycloneII系列的
单片机探索者bea
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2023-09-06 13:18
fpga开发
基于FPGA的FIR数字滤波器设计（
quartus
和vivado程序都有）。
基于FPGA的FIR数字滤波器设计（
quartus
和vivado程序都有）。附：1.配套
quartus
从MATLAB系数生成直到仿真成功说明文档。2.配套仿真出波形（图1）的视频。
单片机探索者bea
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2023-09-06 13:18
fpga开发
基于FPGA的信号发生器(三角波、方波、正弦波)
目录DDS实现原理DDS整体设计框图
Quartus
II仿真modelsim仿真顶层代码DDS实现原理DDS(DirectDigitalFrequencySynthesizer)直接数字频率合成器,也可叫
单片机探索者bea
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2023-09-06 13:17
fpga开发
DDR2 IP核调式记录2
1.功能直接使用
quartus
生成的DDR2IP核，然后实现循环-->写入burst长度的数据后读出。代码数据的传输是32位，实际使用了两片IC。因此IP核也是32位交互。
会飞的珠珠侠
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2023-09-05 06:12
fpga开发
NIOS无法下程序，nios2-flash-override修改无用，
quartus
18.1
Info:EPCSsignatureis0x14Info:EPCSidentifieris0xC84015Info:LeavingtargetprocessorpausedError:NoEPCSlayoutdata-lookingforsection[EPCS-C84015]Error:UnabletouseEPCSdeviceError:Errorcode:8forcommand:nios2-
pcjiushizhu
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2023-09-04 00:31
前端
html
log4j
FPGA实例03——FIFO的IP核创建及16位输入转8位输出
2.首先，创建FIFO的IP核，在
quartus
新建工程后，在右方的IPCatalog中搜索FIFO。然后点击FIFO，命名后选择Verilog文件类型，点击ok。
捌肆幺幺
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2023-09-03 11:23
FPGA实例
fpga
fpga开发
verilog
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