QUARTUS

quartus十字路口交通灯红绿灯Verilog（红绿灯时间可调）

十字路口交通灯红绿灯（红绿灯时间可调）名称：十字路口交通灯红绿灯软件：Quartus语言：Verilog要求：设计十字路口的红绿灯，要求红灯和绿灯最后3秒闪烁。
蟹代码丫·2023-09-24 05:23

quartus路口交通信号灯控制器红绿灯倒计时交通灯verilog

名称：十字路口交通信号灯控制器红绿灯（倒计时）软件：Quartus语言：Verilog代码下载链接：路口交通信号灯控制器红绿灯交通灯verilog_Verilog/VHDL资源下载要求：信号灯控制器设计
蟹代码丫·2023-09-24 05:23

通用交通灯带倒计时quartus红绿灯时间可调

名称：通用交通灯带倒计时quartus红绿灯时间可调（代码在文末付费下载）软件：Quartus语言：Verilog要求：设计十字路口交通灯，具有倒计时功能，红绿灯时间代码可设置，本工程为交通灯通用代码，
蟹代码丫·2023-09-24 05:23

VHDL设计出租车计价器

本工程创建于vivado下下面是工程截图：适用于quartusII、vivado、ISE等环境。
QQ_778132974·2023-09-24 05:52

FPGA的出租车计费器VHDL计价器

名称：出租车计费器/计价器软件：Quartus语言：VHDL要求：1.起步费为5元,大于1公里或超过2分钟后按里程计费，每公里3元，停车等待时每20s收费1元2.可以通过设置起步价和每公里单价3.可以控制开始和结束
蟹代码丫·2023-09-24 05:20

Win10安装Quartus Prime 20.1 Lite

1，到官方网站上下载QuartusPrime20.1Lite版本，该版本免费，无需授权。其中2是主文件，必须要下。3是modelsim，可以方便的进行仿真，已经安装了仿真工具的可以不下。
hayiji·2023-09-23 01:13

FPGA时序约束（五）衍生时钟约束与I/O接口约束

系列文章目录FPGA时序约束（一）基本概念入门及简单语法FPGA时序约束（二）利用Quartus18对Altera进行时序约束FPGA时序约束（三）时序约束基本路径的深入分析FPGA时序约束（四）主时钟
贾saisai·2023-09-21 06:19

湖南科技大学EDA作业

3．所有作业需完成VHDL核心代码的设计，并采用QuartusII进行相关仿真并且平台实现，否则全组不合格。4．要求在4月30日前完成全部内容。每组同学于5月10日前提交一份电子版设计报告（含源代码、
梦泪焱彡·2023-09-21 03:44

vivado2019.1安装

Xilinx采用的是ISE和vivado；Altera采用的是quartusII。
静一下1·2023-09-20 10:19

自动增益（AGC）算法FPGA实现

算法在quartusII下创建，使用verilog语言。数据转换/信号处理中的基于AGC算法的音频信号处理方法及FPGA实现。
QQ_778132974·2023-09-17 07:56

CPU设计与实现(8位）

软件：QuartusIIAltera公司的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式
Lor :)·2023-09-16 18:18

Quartus Ⅱ中遇到的问题

记录Quartus中遇到的报错一、FailedtolaunchMegaWizardPlug-InManager报错：FailedtolaunchMegaWizardPlug-InManager.PLLIntelFPGAIPv18.1couldnotbefoundinthespecifiedlibrarypaths
STATEABC·2023-09-15 15:01

MCU软核 1. Altera FPGA上运行8051

0.环境-Quartus13-EP4CE6E22开发板-keilc51-ag10kl144h（本工程兼容AGM）下载8051源码：https://www.oreganosystems.at/products
qq_27158179·2023-09-14 05:40

数电课程设计

为了帮助大家更好学习FPGA硬件语言，创立此资源包含文件有：实验报告、仿真文件，资料很全，有问题可以私信课设一：加减计数器一、实验内容1、利用QuartusII和Modelsim实现100进制可逆计数器编码显示实验
Runner.DUT·2023-09-11 05:43

数电课程设计——课设一：加减计数器

为了帮助大家更好学习FPGA硬件语言，创立此资源包含文件有：实验报告、仿真文件，资料很全，有问题可以私信一、实验内容1、利用QuartusII和Modelsim实现100进制可逆计数器编码显示实验。
Runner.DUT·2023-09-11 05:43

SDRAM调试经验（1）--Quartus Error (176310): Can‘t place multiple pins assigned to pin location Pin_F16

用某块芯片型号：CycloneIVE系列，EP4CE10F17C8的开发板调试SDRAM的时候，编译工程出现了如下BUG：大概意思是：无法将F16管脚设置为一个复用管脚。解决办法，先把上图红圈的下拉菜单点开，如下：可以看到管脚F16连接到了sdram_cke和ALTERA_nCEO。sdram_cke是SDRAM芯片的时钟使能脚，可ALTERA_nCEO是个啥？？？打开CycloneIVE系列的官
孤独的单刀·2023-09-11 02:58

Vivado远程编译并下载程序到本地xilinx开发板

远程编译并下载程序到本地xilinx开发板关键词：vivado  远程烧写  frp  FPGA  xilinx  云服务器需求分析：  项目需要，最近需要把FPGA程序从altera移植到xilinx平台，开发环境要从quartusii
大功率灯泡·2023-09-07 07:10

[Target Connection]: Connected system ID hash not found on target at expecte 解决方法

runas→niosIIhardware时报[TargetConnection]:ConnectedsystemIDhashnotfoundontargetatexpecte错误问题所在：逐步排查后，发现是在quartus
yuukai·2023-09-06 18:00

NIOS II里出现Could not find include file ‘system.h‘ on include paths.

Couldnotfindincludefile‘system.h’onincludepaths在把QuartusII工程转移到新的目录下后，打开NIOSII后会发现出现Couldnotfindincludefile
sys_maker·2023-09-06 18:29

关于NiosII的报错make: *** [XXX.elf] Error 1

环境：QuartusII13.0sp1，NiosII13.0sp1转载地址：https://blog.csdn.net/baidu_36031503/article/details/83501281一般有
万世奋飞·2023-09-06 18:29

基于FPGA的数字秒表设计（完整工程）

目录概述设计功能数字秒表设计的目的模块仿真设计代码概述该设计是用于体育比赛的数字秒表,基于FPGA在QuartusII9.0sp2软件下应用VHDL语言编写程序,采用ALTRA公司CycloneII系列的
单片机探索者bea·2023-09-06 13:18

基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。

基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。附：1.配套quartus从MATLAB系数生成直到仿真成功说明文档。2.配套仿真出波形（图1）的视频。
单片机探索者bea·2023-09-06 13:18

基于FPGA的信号发生器(三角波、方波、正弦波)

目录DDS实现原理DDS整体设计框图QuartusII仿真modelsim仿真顶层代码DDS实现原理DDS(DirectDigitalFrequencySynthesizer)直接数字频率合成器,也可叫
单片机探索者bea·2023-09-06 13:17

DDR2 IP核调式记录2

1.功能直接使用quartus生成的DDR2IP核，然后实现循环-->写入burst长度的数据后读出。代码数据的传输是32位，实际使用了两片IC。因此IP核也是32位交互。
会飞的珠珠侠·2023-09-05 06:12

NIOS无法下程序，nios2-flash-override修改无用，quartus 18.1

Info:EPCSsignatureis0x14Info:EPCSidentifieris0xC84015Info:LeavingtargetprocessorpausedError:NoEPCSlayoutdata-lookingforsection[EPCS-C84015]Error:UnabletouseEPCSdeviceError:Errorcode:8forcommand:nios2-
pcjiushizhu·2023-09-04 00:31

FPGA实例03——FIFO的IP核创建及16位输入转8位输出

2.首先，创建FIFO的IP核，在quartus新建工程后，在右方的IPCatalog中搜索FIFO。然后点击FIFO，命名后选择Verilog文件类型，点击ok。
捌肆幺幺·2023-09-03 11:23

FPGA开发——UART串口通信（使用FIFO IP核作为缓存，在接收模块后添加检验）

FPGA开发——UART串口通信（使用FIFOIP核作为缓存，在接收模块后添加检验）一、UART简介1、概述2、通信协议二、FIFO说明1、FIFO简介2、QuartusII软件中FIFOIP核的调用三
圆原元源远员·2023-09-03 11:23

FIFO(一) —— Quartus中FIFO IP核的学习与modelsim仿真

文章目录一、FIFO的介绍二、FIFO常见参数三、FIFO的实现四、仿真4.1同步FIFO的仿真4.2FIFO普通和慢速两种模式的仿真4.3异步FIFO的仿真一、FIFO的介绍1、FIFO：（FirstInFirstOut），是有先进先出特性的缓存器，常被用于数据的缓存或者高速异步数据的交互。2、FIFO与普通存储器的区别在于：它没有外部读写地址线（其数据地址由内部读写指针自动加1完成），操作简单
Fighting_XH·2023-09-03 11:52

vcs仿真教程（查看断言）

VCS是在linux下面用来进行仿真看波形的工具，类似于windows下面的modelsim以及questasim等工具，以及quartus、vivado仿真的操作。
一只迷茫的小狗·2023-09-03 10:54

#systemverilog# 之 event region 和 timeslot 仿真调度（六）疑惑寄存器采样吗

我还记得自己当时第一次写代码，参考的是一款Altera芯片，结合Quartus开发软件，在上面练习代码，然后综合等等。
那么菜·2023-08-30 10:54

PCB设计经验，不得不说的一些技巧，知识福利满满

不得不说的设计经验：1、如果设计的电路系统中包含FPGA器件，则在绘制原理图前必需使用QuartusII软件对管脚分配进行验证。
老E_d88b·2023-08-27 04:25

fpga[1]计数器(附源码)

本文使用的软件是QuartusII13.
pace_huang·2023-08-26 02:30

【FPGA】Quartus18.1的安装以及使用

下载https://www.intel.com/content/www/us/en/software-kit/665990/intel-quartus-prime-lite-edition-design-software-version
像河与海fjx·2023-08-26 01:50

基于VHDL语言的汉明码编码/解码电路设计

在介绍汉明码编码和译码原理的基础上,给出了基于VHDL实现的源程序,通过QuartusⅡ软件进行设计并利用FPGA开发板进行验证。
养哈士奇的猫·2023-08-24 06:19

FPGA之VGA/LCD数字时钟显示

本文针对VGA/LCD控制时许有一定基础的人群，博主的开发环境为Quartus13.1和一个随便哪家的开发板，使用4.3寸LCD(RGB565接
萧长生·2023-08-20 19:13

1_FPGA开发环境的搭建

首先是QuartusII11.0套件下载（1）11.0_quartus_windows.exe（2）11.0_devices_windows.exe（3）11.0_legacy_nios2_windows.exe
sishen4199·2023-08-19 03:29

Quartus II 13.0免费版本

QuartusII13.0网络版本刚学习Quartus，要是用简单的器件，写一些简单的代码，没必要破解来破解去，用web版本就行了，还带有仿真。
DC妙妙屋·2023-08-19 02:31

signaltap内置逻辑分析仪使用记录

该逻辑分析仪随着RTL代码被写入FPGA中，在quartus继承的软件中可以查看信号变化情况，该逻辑分析仪应用于以下场景：无逻辑分析仪时需要观察片内寄存器时需要观察的时间窗口不长时该逻辑分析仪不适用于以下场景
月见樽·2023-08-18 11:49

matlab 2016读取mif文件

生成QuartusII11.0可用的mif文件，有如下几种方式：方法1：利用Quartus自带的mif编辑器优点：对于小容量RAM可以快速方便的完成mif文件的编辑工作，不需要第三方软
大牛攻城狮·2023-08-17 04:25

关于Quartus II 的实验指南与常见问题整理

声明：以下内容仅供参考，均为我自己试错，并且基于在网络上查找到的结果进行推断，因此结果可能有不对的地方，还请见谅~实验指南：此部分为在校时《集成电路设计》课程设计内容四个实验的大致过程：新建项目（每个小实验都要新建项目并且在独立的文件夹中）—>新建VerilogHDLfile—>粘贴代码进去(录制前提前准备好代码放在记事本或者word里面)—>编译—>新建波形文件UniversityProgram
Luck1y·2023-08-14 07:01

Quartus 信号被优化 与 VIVADO 信号被优化 解决方法

Quartus开发工具信号布局布线防止优化添加语句。对这种情况的处理是增加约束，共有2种情况：a，需要保留的信号类型是wire在定义的时候在后面增加/*synthesiskeep*/。
小五头·2023-08-13 02:54

Verilog代码与VScode编辑器联合检测语法

Verilog的插件：•在vscode的Extension中搜索Verilog，安装如下图所示的插件；2.Modelsim语法检查器集成Modelsim的安装破解本文不再赘述，可选的Modelsim有与QuartusII
shabby爱学习·2023-08-10 08:48

数电FPGA实验：实验一 基于FPGA的计数器设计 （基本任务：采用原理图法设计一个十进制计数器，完成波形功能仿真和时序仿真。拓展任务1：采用原理图法设计一个六进制计数器，完成波形功能仿真和时序仿真）

实验一基于FPGA的计数器设计1.实验目的：（1）掌握QuartusⅡ软件的设计流程；（2）学习原理图设计方法和波形仿真方法。
superlistboy·2023-08-09 22:56

基于FPGA等精度的实时测量频率和占空比

B、Em设置为1Mhz，占空比为46%的信号的占空比2、数据处理模块3、总体仿真七、实测展示八、说明一、要求：利用Altera公司的FPGA开发软件Quartus13.1采用混合设计实现方波信号频率和占空
猪突猛进进进·2023-08-09 22:24

quartus modelsim仿真时钟出现Pu1是什么意思？

FPGA实验，用rom的IP核做一个简易信号发生器。仿真出来没有波形，时钟信号显示Pu1，复位信号显示HiZ。有大佬知道原因的麻烦指导一下，仿真界面，工程文件如下：modelsim输出顶层文件sin_gen.vmodulesin_gen(clk,rst,q_outs);inputclk,rst;output[7:0]q_outs;//output[7:0]q_outt;//output[7:0]q
黄启明·2023-08-06 10:22

Verilog 实现流水灯

、实验平台2、实验目的2.1、实验要求3、实验流程3.1、实验原理3.2、框架设计3.3、功能模块划分3.4、时序信号图3.5、代码实现3.6、测试文件3.7、上板验证4、总结1、实验平台软件：PC、QuartusPrime18.1
青柠Miya·2023-08-04 16:46

verilog设计抢答器【附源码】

中央控制模块模块框图信号定义设计文件3.3.2、数码管驱动模块设计文件3.3.3LED驱动模块3.3.4、按键消抖模块3.4仿真验证3.4、板级验证3.4.1、顶层文件4、总结1、实验平台软件：PC、QuartusPrime18.1
青柠Miya·2023-08-04 16:46

Quartus Prime 软件 USB-blaster 驱动安装失败【已解决】

目录一、安装步骤二、安装失败及其解决办法2.1试图将驱动程序添加到存储区时遇到问题2.2高级重启禁用数字签名2.3下载驱动2.4检查是否安装多版本quartus2.5错误代码392.6设备描述符请求失败
青柠Miya·2023-08-04 16:16

在VIVADO项目插入ILA逻辑分析仪实现信号抓取的技巧

在QUARTUSII环境下有很好用的SIGALTAPII，在VIVADO下实现内部信号抓取可以使用所谓的DEBUG，其实就是设置DEBUG后，项目使用XDC命令自动加入了逻辑分析仪，我们这里讲讲的是主动实例化加入
mcupro·2023-08-04 16:09

FPGA通过一个按键控制三个LED灯亮灭（状态机法）

FPGA型号：CycloneIVEPFCE10F17C8开发工具：Quartus13.0专业版Modelsim10.1d文章目录状态机一、设计思路二、代码设计1.顶层代码2.测试代码三、仿真状态机状态机由状态寄存器和组合逻辑电路构成
FPGA小白菜·2023-08-04 16:07
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