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QUARTUS
【正点原子FPGA连载】第四章
Quartus
II软件的安装和使用 -摘自【正点原子】新起点之FPGA开发指南_V2.1
1）实验平台：正点原子新起点V2开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6097589511132）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-300792-1-1.html3）对正点原子FPGA感兴趣的同学可以加群讨论：9942440164）关注正点原子公众号，获取最新资料更新第四章Qua
正点原子
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2023-11-06 12:29
嵌入式
fpga开发
单片机
嵌入式硬件
实战篇：modelsim独立仿真
在本实战之前，均是用的
quartus
+modelsim联合仿真，发现在修改代码后，需要重新打开modelsim。
会飞的珠珠侠
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2023-11-05 03:16
FPGA
fpga
quartus
ii 使用ModelSim do文件实现仿真（Verilog）
Quartus
II从9.1之后的版本都已经取消了内部自带的仿真器，都需要借助第三方仿真软件比如Modelsim才能实现仿真。
weixin_34409703
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2023-11-05 03:46
quartus
+modelsim仿真教程
一、编写设计程序1、新建工程：打开
quartus
软件，菜单栏：File->NewProjectWizard，然后得到下图界面：点击next。在该界面中需设置工程目录以及工程名。
树下等苹果
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2023-11-05 03:45
IC
fpga开发
quartus
IC
关于PCB设计必须掌握的基础知识
关于PCB设计必须掌握的基础知识1、如果设计的电路系统中包含FPGA器件，则在绘制原理图前必需使用
Quartus
II软件对管脚分配进行验证。(FPGA中某些特殊的管脚是不能用作普通IO的)。
深亚电子
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2023-11-02 15:01
pcb设计
其他
Quartus
-ll 采用三种方法实现 D 触发器功能仿真及时序波形仿真详细步骤
目录一、D触发器简介二、创建D触发器原理图并仿真2.1新建工程2.2创建原理图文件2.3编译原理图文件2.4创建VWF文件2.5波形仿真三、调用D触发器并仿真3.1新建工程3.2创建原理图文件3.3编译原理图文件3.4创建VWF文件3.5波形仿真四、用Verilog语言实现D触发器并仿真4.1新建工程4.2编写Verilog文件4.3使用Modelsim手动仿真4.4波形仿真五、总结六、参考资料本
网盘已清空，链接已失效
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2023-11-02 00:04
quarus-ll
FPGA_Signal TapII 逻辑分析仪 在线信号波形抓取
FPGA_SignalTapII逻辑分析仪在线信号波形抓取由于一些工程的仿真文件不易产生，所以我们可以利用
quartus
软件自带的SignalTap工具对波形进行抓取对各个信号进行分析处理，让电子器件与
自小吃多
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2023-11-01 15:36
FPGA
fpga开发
Windows下高效Verilog/System Verilog 开发环境搭建
Windows下高效Verilog/SystemVerilog开发环境搭建0.前言在我们工程设计的过程中，经常会存在不直接跑EDA软件（如Vivado
Quartus
）编写Verilog以及SV代码的情景
Jasper兰
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2023-11-01 05:52
FPGA
fpga
VERILOG
systemverilog
芯片
vscode
Quartus
实例应用（1）——EDA技术概述
EDA技术概述一、EDA技术及其发展二、Top-down设计与IP核复用2.1Top-down设计2.2Bottom-up设计2.3IP复用技术与SoC三、数字设计的流程3.1设计输入3.2综合3.3布局布线3.4仿真3.5编程配置我们已经进入数字化和信息化的时代，其特点是各种数字产品的广泛应用。现代数字产品在性能提高、复杂度增大的同时，更新换代的步伐也越来越快，实现这种进步的因素在于芯片制造技术
青梅煮久
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2023-10-31 12:20
FPGA-Quartus
II
fpga开发
modelsim仿真（二）——自动化仿真
最突出的特点就是快，modelsim对HDL文件的编译速度要远远大于
quartus
，可以快速排除新开发模块中的语法错误，验证功能正确性，帮助我们
Arist9612
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2023-10-31 09:08
FPGA仿真
quartus
+modesim仿真验证基本流程（使用自带仿真波形编辑器）
文章目录环境搭建一、
quartus
设置二、
quartus
中新建工程三、仿真结果本文演示如何在
quartus
中启用modelsim进行功能仿真，同时重要一点是利用
quartus
中自带的仿真波形编辑工具，给输入信号通过图形界面生成想要的波形
zuoph
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2023-10-31 00:50
verilog语言
编辑器
fpga开发
基于VHDL的全自动洗衣机控制器设计
全自动洗衣机控制器设计《数字电子技术》课程设计报告《数字电子技术》课程设计任务书设计内容与要求1.概述1.1EDA简介1.2开发软件
quartus
简介2.基本原理2.1洗衣机原理2.2定时器原理2.3状态转换原理
Sheep懒
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2023-10-30 15:53
quartus-VHDL
vhdl
fpga
VHDL语法简单总结
VHDL语法简单总结(2012-04-0111:23:32)转载▼标签：it分类：
Quartus
/VHDL/verilog一个VHDL程序代码包含实体（entity）、结构体（architecture）
qijitao
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2023-10-30 15:44
VHDL
关于nios ii 中 bash.exe: warning:could not find /tmp. please create! 的错误解决
到altera\11.0\
quartus
\bin\cygwin的目录下在里面新建一个tmp的文件夹就ok了，在重新编译nios就没有警告了
Michael-H
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2023-10-30 08:22
Quartus
II/SOPC/Verilog
quartus
、modelsim SE仿真报错： Nativelink Error
前言报错提示：一、
quartus
Ⅱ与第三方modelsim仿真软件的关联选择我自己安装的Modelsim文件的win64目录。
滨边美波她男友
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2023-10-29 21:11
FPGA
FPGA
verilog
HDL
quartus
Ⅱ
modelsim
Quartus
与modelsim联合仿真报错--Fatal error in Process MEMORY
ROM初始化存储文件路径问题工程联合仿真时出现下列错误。#**Error:(vsim-7)FailedtoopenVHDLfile"./VHDL/ROM_WAVE/hann_sin60k.mif"inrbmode.##Nosuchfileordirectory.(errno=ENOENT)#Time:0psIteration:0Instance:/siggen_vhd_tst/i1/R1/alts
V&C小白
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2023-10-29 21:40
fpga开发
Quartus
，Modelsim仿真报错：Error: Error loading design # Pausing macro execution 解决方法
打开上面图片最后一行的.do文件,并找到出错的行数，这里是40。点击右上角中间那个图标点击edit并把下面的readonly取消来到报错行数，把最后的文件名改为你的testbench名称然后保存，把前面的readonly恢复，重新仿真就可以了。
m0_48976043
·
2023-10-29 20:04
经验分享
Quartus
，Modelsim仿真报错：Error: Error loading design # Pausing macro execution
用
Quartus
和Modelsim联合仿真报错，如下图：原因应该是
quartus
中设置testbench的时候有问题，我是因为testbench的名字设置的与.vht文件的顶层实体名字不匹配导致的这个问题
核聚变Q
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2023-10-29 20:01
fpga/cpld
vhdl
好的FPGA编码风格（2）--多参考设计软件的语言模板（Language Templates）
不论是Xilinx的Vivado，还是Altera的
Quartus
II，都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板（LanguageTemplates
孤独的单刀
·
2023-10-29 10:12
FPGA设计与调试
fpga开发
Verilog
xilinx
altera
IC
Templates
语言模板
温湿度计传感器DHT11控制数码管显示verilog代码及视频
名称：温湿度计传感器DHT11控制数码管显示软件：
Quartus
II语言：Verilog代码功能：使用温湿度传感器DHT11采集环境的温度和湿度，并在数码管显示本代码已在开发板验证开发板资料：大西瓜第一代
蟹代码丫
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2023-10-29 01:55
fpga开发
DHT11
温湿度计
verilog
数码管
8通道模数转换AD7091驱动代码SPI接口ADC，verilog
名称：8通道模数转换AD7091驱动代码软件：
Quartus
II语言：Verilog代码功能：使用verilog代码设计AD7091R-8驱动代码控制接口为SPI接口，实现8通道模数转换，输出8通道数字信号
蟹代码丫
·
2023-10-29 01:25
fpga开发
AD7091
模数转换
verilog
AD7321代码SPI接口模数转换连接DAC0832输出verilog
名称：AD7321代码12位ADC，SPI接口模数转换连接DAC0832输出软件：
Quartus
II语言：VHDL代码功能：使用VHDL语言编写代码，实现AD7321的控制，将模拟信号转换为数字信号，再经过处理后
蟹代码丫
·
2023-10-29 01:24
fpga开发
AD7321
VHDL
模数转换
timequest静态时序分析学习笔记——工具使用
3.1creat_clock约束命令相关代码：图27第一步，在
quartus
ii软件tools下来菜单中找到timequesttiminganalyze选项并打开，出现如图27的会话框：图28报告窗口：
风笛的守望
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2023-10-28 15:45
时序分析
FPGA串口收发+按键+双口RAM组成的简易系统设计
实验现象：通过串口发送数据到FPGA中，FPGA接收到数据后将数据存储在双口ram的一段连续空间中，通过
Quartus
II软件提供的In-SystemMemoryContentEditor工具查看RAM
学习ing的青年
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2023-10-27 12:19
fpga开发
基于FPGA的电风扇控制器verilog，视频/代码
名称：基于FPGA的电风扇控制器verilog软件：
Quartus
II语言：Verilog代码功能：基于FPGA的电风扇控制器运用EDASOPO实验开发系统设计一个基于FPGA的电风扇定时开关控制器,能实现手动和自动模式之间的切换
蟹代码丫
·
2023-10-27 01:07
fpga开发
verilog
电风扇
简单电子琴设计verilog蜂鸣器8音阶,视频/代码
名称：简单电子琴设计verilog软件：
Quartus
II语言：Verilog代码功能：简易电子琴电路1、输入为8个按键，每个按键对应一个音阶2、输出为speaker蜂鸣器，当其中一直按键按下时，输出特定频率的音阶方波信号演示视频
蟹代码丫
·
2023-10-27 01:07
fpga开发
电子琴
verilog
蜂鸣器
简单8位CPU设计verilog微处理器，源码/视频
名称：8位CPU设计微处理器软件：
Quartus
II语言：Verilog代码功能：设计一个简单的处理器，可以实现加减法以及简单的逻辑运算。
蟹代码丫
·
2023-10-27 01:04
fpga开发
CPU
处理器
verilog
FPGA的斐波那契数列Fibonacci设计verilog，代码和视频
名称：斐波那契数列Fibonacci设计verilog软件：
Quartus
语言：Verilog代码功能：设计一个产生斐波那契数列（也叫黄金分割数列）的硬件电路:斐波那契数列中每个数为其相邻前两个数的和:
蟹代码丫
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2023-10-23 01:23
fpga开发
斐波那契数列
verilog
Fibonacci
数列
FPGA设计FIR滤波器低通滤波器，代码及视频
名称：FIR滤波器低通滤波器软件：
Quartus
语言：Verilog/VHDL本资源含有verilog及VHDL两种语言设计的工程，每个工程均可实现以下FIR滤波器的功能。
蟹代码丫
·
2023-10-23 01:21
fpga开发
FIR
低通滤波器
verilog
VHDL
关于
quartus
II13中如何进行波形仿真
运行波形仿真的时候的注意事项在写好一个工程之后，波形文件建成之后，先要进行然后再切换到波形图界面选择
able陈
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2023-10-22 17:47
fpga
fpga
FPGA的256点FFT调用
Quartus
IP核实现VHDL傅里叶变换
名称：256点FFT调用
Quartus
IP核实现傅里叶变换软件：
Quartus
语言：VHDL代码功能：使用VHDL实现256点FFT，调用
Quartus
IP核实现傅里叶变换演示视频：http://www.hdlcode.com
蟹代码丫
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2023-10-22 01:34
fpga开发
FFT
VHDL
傅里叶变换
FFT64点傅里叶变换verilog蝶形运算，代码和视频
名称：FFT64点verilog傅里叶变换软件：
Quartus
语言：Verilog代码功能：使用verilog代码实现64点FFT变换，使用蝶形运算实现傅里叶变换演示视频：http://www.hdlcode.com
蟹代码丫
·
2023-10-22 01:04
fpga开发
FFT
傅里叶变换
FPGA的64点FFT代码及报告，verilog快速傅里叶变换
名称：64点FFT快速傅里叶变换Radix4软件：
Quartus
语言：Verilog代码功能：使用verilog实现64-pointPipelineFFT处理器FPGA代码资源下载网：hdlcode.com
蟹代码丫
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2023-10-22 00:30
fpga开发
FFT
傅里叶变换
报告
verilog
用嵌入式块RAM IP核配置一个双口RAM
本次设计源码地址：http://download.csdn.net/detail/noticeable/9914173实验现象：通过串口将数据发送到FPGA中，通过
quartus
II提供的insystemmemorycontenteditor
weixin_34099526
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2023-10-21 15:25
FPGA入门嵌入式块ram使用rom
使用
Quartus
II软件中提供的In-SystemMemoryContentEditor工具在线更改ROM中的数据为正弦波，然后用signaltap软件进行查看。
不想秃发
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2023-10-21 15:52
FPGA
fpga
verilog
小梅哥FPGA：嵌入式块RAM使用之FIFO
小梅哥FPGA：嵌入式块RAM使用之FIFO课程目标：学会调用
Quartus
Ⅱ软件中提供的FIFO核并通过仿真，了解其接口时序实现现象：通过
Quartus
Ⅱ软件中调用FIFO核，通过仿真来验证其接口时序一什么是
FPGA & 网络工程师 初学者
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2023-10-21 15:52
小梅哥FPGA学习
FPGA 22 嵌入式块Ram 应用之 FIFO （专题：单时种FIFO 和 双时钟FIFO的使用）
FPGA22嵌入式块Ram应用之FIFO实验现象:通过在
Quartus
l软件中调用FifolP核，并进行不同形式的配置，通过仿真来验证其接口时序。
没有价值的生命
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2023-10-21 15:20
FPGA
FPGA19 嵌入式RAM之双端口RAM 使用和测试
了解这些芯片专用硬件资源的情况下，将其合理的应用到对应的系统中FPGA芯片的内部结构：RAM,随机存取序列实验目的及现象：通过串口发送数据到FPGA中，FPGA接收到数据后将数据存储在双口ram的一段连续空间中，通过
Quartus
没有价值的生命
·
2023-10-21 15:49
FPGA
quartus
总线连接
画原理图中，B,A两个网络要接到元件的总线D[1…0]上，B接D[0]，A接D[1]，怎么画？在总线上拉出一段线，点击选中，右键，properties，名字改成D[1…0]同样的方法，B改成D[0]，A改成D[1]
白日梦的尽头
·
2023-10-21 12:57
fpga开发
数字秒表VHDL启动暂停清零，源码和视频
名称：数字秒表VHDL启动暂停清零（代码在文末付费下载）软件：
Quartus
语言：VHDL代码功能：数字秒表使用VHDL语言设置数字秒表。
蟹代码丫
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2023-10-21 05:32
fpga开发
秒表
VHDL
FPGA的音乐彩灯VHDL流水灯LED花样，源码和视频
名称：FPGA的音乐彩灯VHDL流水灯LED软件：
Quartus
语言：VHDL代码功能：（1）设计一彩灯控制电路，按要求控制8路（彩灯由发光二极管代替，受实验箱限制，多路同样控制方法）彩灯的亮灭。
蟹代码丫
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2023-10-21 02:05
fpga开发
彩灯
流水灯
VHDL
音乐
Quartus
调用FIFO-IP核verilog，DE1开发板，代码和视频
名称：
Quartus
调用FIFO-IP核，完成数据的求和软件：
Quartus
语言：Verilog代码功能：题目：FIFO-IP核的调用主要内容：调用两个FIFO-IP核，完成2行数据的求和技术参数：两行数据值的输入可通过拨码开关实现
蟹代码丫
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2023-10-21 01:03
fpga开发
FIFO
verilog
DE1
通用FIFO设计深度8宽度64，verilog仿真，源码和视频
名称：通用FIFO设计深度8宽度64，verilog仿真软件：
Quartus
语言：verilog本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到reg [63:0] ram [7:0];/
蟹代码丫
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2023-10-21 01:03
fpga开发
FIFO
verilog
FIFO设计16*8，verilog，源码和视频
名称：FIFO设计16*8，数据显示在数码管软件：
Quartus
语言：Verilog代码功能：使用verilog语言设计一个16*8的FIFO，深度16，宽度为8。
蟹代码丫
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2023-10-21 01:32
fpga开发
FIFO
verilog
先进先出
FPGA的通用FIFO设计verilog，1024*8bit仿真，源码和视频
名称：FIFO存储器设计1024*8bit软件：
Quartus
语言：Verilog本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到reg [7:0] ram [1023:0];//RAM。
蟹代码丫
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2023-10-21 01:59
FIFO
verilog
quartus
FPGA
数字秒表设计仿真VHDL跑表,源码，视频
名称：简单秒表设计仿真VHDL跑表软件：
Quartus
语言：VHDL代码功能：数字秒表功能描述本次练习只需要一个数码管(假设该数码管已被选中),实现数码管显示功能,具体要求如下(设数码管为共阳）1)实现秒表计时功能
蟹代码丫
·
2023-10-20 13:52
fpga开发
VHDL
秒表
简单秒表设计仿真verilog跑表，源码/视频
名称：简单秒表设计仿真软件：
Quartus
语言：Verilog代码功能：秒表显示最低计时为10ms，最大为59:99，超出返回00：00具有复位、启动、暂停三个按键四个数码管分别显示4个时间数字。
蟹代码丫
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2023-10-20 13:48
fpga开发
秒表
Verilog
仿真
数字秒表VHDL实验箱精度毫秒可回看,视频/代码
名称：数字秒表VHDL精度毫秒可回看软件：
Quartus
语言：VHDL代码功能：数字秒表的VHDL设计，可以显示秒和毫秒。可以启动、停止、复位。
蟹代码丫
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2023-10-19 23:18
fpga开发
秒表
VHDL
跑表
数字秒表回看、正计、倒计数跑表verilog仿真/代码
名称：数字秒表设计正计、倒计数、回看跑表软件：
Quartus
，ModelSim语言：VerilogHDL代码功能：《数字秒表设计》项目要求（1）计时精度1ms，计时范围00:00.000~99:59.999
蟹代码丫
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2023-10-19 23:47
fpga开发
Verilog
秒表
跑表
仿真
数字秒表verilog电子秒表跑表，代码/视频
名称：数字秒表verilog电子秒表跑表软件：
Quartus
语言：Verilog代码功能：设计电子秒表，秒表时间精确到0.01秒，可通过按键控制秒表启动、暂停、复位。
蟹代码丫
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2023-10-19 23:44
fpga开发
秒表
跑表
verilog
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