QUARTUS

Intel Quartus II IP之DP1.4 工程的创建与使用

前述：Win10电脑安装了Quartus21.4，这可以满足绝大多数情况，但是对于创建DMI/DPIP的设计demo工程时会报错，因为还需要Eclipse与WSL（WindowsSubsystemforLinux
GBXLUO·2024-01-17 18:48

Quartus Prime 18.0与ModelSim的安装

QuartusPrime18.0与ModelSim的安装目标任务安装QuartusPrime18.0，并安装器件库。安装ModelSim.安装JTAGUSBBlaster驱动程序。
技术无极限·2024-01-17 18:16

Intel开发环境Quartus、Eclipse与WSL的安装

PC：win1064bit安装顺序：先安装Quartus21.4，接着Eclipse或者WSL（WindowsSubsystemforLinux），Eclipse与WSL的安装不分先后。
GBXLUO·2024-01-17 18:46

Intel FPGA 开发工具 Quartus/ModelSim 20.1.1 安装

Lite版本是免费的。官网下载地址：DownloadCenterforFPGAs官网下载需要注册账号，这里也把下图中的所有文件都放到百度网盘。百度网盘：链接:https://pan.baidu.com/s/1F8lg2XKMZarDUebpo7ki9Q提取码:2333只需要把主程序、ModelSim和选择的FPGA器件放到同一个目录，然后双击主程序的安装包，就会把其他的加载了，如下图。之后在仿真的
睡觉学习三餐·2024-01-17 18:46

【INTEL（ALTERA）】错误 （14566）： 由于与现有约束 （1 HSSI_Z1578A_CLUSTER） 冲突，拟合器无法放置 0 个外围组件。

说明由于英特尔®Quartus®Prime专业版软件23.2版本存在问题，针对IntelAgilex®7AGI041设备时，使用面向PCIExpress*的R-TileAvalon®Streaming英特尔
神仙约架·2024-01-17 03:27

【INTEL（ALTERA）】Quartus无法为 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP启用锁定至参考 （LTR） 模式在，怎么办

说明由于英特尔®Quartus®PrimeProEdition软件23.1及更早版本存在问题，无法为F-TilePMA/FECDirectPHY英特尔®FPGAIP启用锁定至参考（LTR）模式。
神仙约架·2024-01-16 12:40

【INTEL（ALTERA）】错误 （19021）：相同的文件名 xx 用于不同的 IP 文件。同一个名称不能用于多个 IP 文件。

说明由于在英特尔®Quartus®PrimeProEdition软件版本22.3上运行CVP设计时出现问题，使用IP升级工具自动更新复位释放英特尔®FPGAIP可能会导致同一IP的.qip和.ip文件包含在英特尔
神仙约架·2024-01-16 12:36

Quartus编译时显示不支持某类芯片的问题

Quartus编译时显示不支持某类芯片的问题1.问题描述2.安装步骤重点1.问题描述本人在quartus13.1安装过程中，发现破解后进行编译时出现所用芯片不能支持的问题（所用芯片为EP4CE10F17C8
LuDvei·2024-01-15 21:44

quartus时序逻辑的开始

时序逻辑的开始时序逻辑的开始时序逻辑的开始时序逻辑和组合逻辑（D触发器仿真）阻塞赋值与非阻塞赋值计数器时序逻辑和组合逻辑（D触发器仿真）1、定义组合逻辑有一个最大的缺陷就是存在竞争冒险(很危险，使电路处于一个不稳定的状态，使用时序逻辑可以极大避免这一问题，提高系统稳定性)时序逻辑最基本的单元——寄存器，存储功能，一般由D触发器构成，由时钟脉冲控制，每个D触发器能够存储一位二进制码。寄存器还具有复位
今天画板子了没·2024-01-15 17:37

【INTEL（ALTERA）】使用Intel Agilex7 F-Tile PMA/FEC Direct PHY IP时钟域会出现时序违规行为？

说明由于英特尔®Quartus®PrimeProEdition软件22.4及更早版本中的IntelAgilex®7设备F-TilePMA/FECDirectPHY多速率英特尔®FPGAIP存在问题，您可能会在以下时钟传输上看到时序违规
神仙约架·2024-01-14 06:41

Quartus 软件界面介绍与部分使用技巧

软件界面默认打开的软件界面如下：关掉所有能关闭的窗口，剩下的就是一个软件最基本的结构——GBXLUO语录从上图可以知道，Quartus可以分为工具栏和常用功能栏，Quartus所有的功能都可以从9个工具栏中找到
GBXLUO·2024-01-14 06:10

自助点餐机Verilog代码远程云端平台Quartus

名称：自助点餐机Verilog代码远程云端平台Quartus软件：Quartus语言：Verilog代码功能：自助点餐机设计，商品分为7、9、14元三种套餐，并且只接受5、10元两种面值的纸币:可以一次点多份
FPGA代码库·2024-01-13 04:28

服务员呼叫器Verilog代码远程云端平台Quartus

名称：服务员呼叫器Verilog代码远程云端平台Quartus软件：Quartus语言：Verilog代码功能：1.设计内容和要求(包括设计内容、主要指标与技术参数)设计内容:基于FPGA的服务员呼叫器的设计
FPGA代码库·2024-01-13 04:28

电子计时器Verilog代码远程云端平台Quartus

名称：电子计时器Verilog代码远程云端平台Quartus软件：Quartus语言：Verilog代码功能：电子计时器要求同时可以用一个开关控制来记录三组时间并显示；三组记录时间通过各自的开关可以控制其暂停和开始数码管显示计时时间本代码已在远程云端平台验证
FPGA代码库·2024-01-13 04:58

竞赛抢答器4路抢答器verilog，仿真视频、代码、AX301开发板

名称：数字式竞赛抢答器设计4路抢答器verilog软件：Quartus语言：Verilog代码功能：数字式竞赛抢答器设计设计一个可容纳四组参赛者同时抢答的数字抢答器。
FPGA代码库·2024-01-13 04:27

地铁售票设计Verilog代码AX301开发板Quartus

名称：Quartus地铁售票设计Verilog代码AX301开发板软件：Quartus语言：Verilog代码功能：主要内容:1选择1号或者2号地铁线,每条线都有3元,4元,5元二种票价2选择买张或者两张
FPGA代码库·2024-01-13 04:26

arch modelsim 解决无法运行

13.0的quartusmodelsim版本10.1d是32位的修改/etc/pacman.conf[multilib]Include=/etc/pacman.d/mirrorlistpacman-Sy
yvee·2024-01-12 10:07

免费的modelsim安装教程（Intel modelsim altera 的初学者）

步骤intel官方软件的地址（https://www.intel.com/content/www/us/en/software/programmable/quartus-prime/model-sim
技术考古员·2024-01-11 08:18

Modelsim10.4注册问题

Modelsim10.4注册问题Modelsim10.4注册问题错误提示尝试过的方案最终解决Modelsim10.4注册问题在先按照alteraquartusII13版本后，注册正常。
lirui0081·2024-01-11 08:15

Vivado 中Tcl使用

综合功能的EDA软件都采用TCL语言，比如，DC、Vivado、quartus、Synplify等。TCL是面向ASIC和FPGA设计工具的一种近乎标准的脚本语言。
QYH2023·2024-01-09 09:52

【INTEL（ALTERA）】将 PHY Lite 用于并行接口Intel Agilex7 FPGA IP 时，为何无法对 PLL 进行实例化？

说明由于英特尔®Quartus®PrimeProEdition软件23.1版存在一个问题，在将PHYLite用于并行接口IntelAgilex®7FPGAIP时，无法在顶部子组上对锁相环（PLL）进行实例化
神仙约架·2024-01-09 00:02

【INTEL（ALTERA）】使用NiosV/m 处理器，niosv-download 为什么会失败？

说明在英特尔®Quartus®PrimeProEdition软件23.3版及更高版本中将Nios®V处理器软件下载到非流水线Nios®V/m处理器时，可能会出现此问题。
神仙约架·2024-01-09 00:00

FPGA——时序分析与约束

FPGA时序分析与约束FPGA结构基础数据传输模型QuartusII时序报告QuartusII中TimeQuest的操作实操时序分析：通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系
云影点灯大师·2024-01-08 23:01

Quartus II 13.0波形仿真

先放结论：QuartusII13.0有自带的仿真工具，能实现波形仿真。
无人赴约的cat·2024-01-07 07:03

MATLAB/simulink HDLCoder生成DDS quartus项目

什么是HDLCoder二、使用步骤1.搭建simulink模型2.HDLCoder使用总结前言为了提升FPGA学习过程的生活品质，在此记录一下使用simulink搭建模型以后直接使用HDLCoder生成Quartus
萨文 摩尔杰·2024-01-05 23:42

【INTEL（ALTERA）】Nios V 处理器 英特尔 FPGA IP 在执行 IP 升级时遇到错误 （20327）？

说明在运行Nios®V处理器英特尔®FPGAIP从PrimePro软件21.3或21.4英特尔®Quartus®版进行升级时，英特尔®Quartus®PrimePro软件22.1版可能会出现此问题。
神仙约架·2024-01-05 21:54

【INTEL（ALTERA）】如何使用quartus设计助理Design Assistant提高结果质量，很好的资料一定要分享！！！

大家在用quartus的时候一定遇到过超级多的警告warning，甚至异常error，还有无从下手的timing。多扇出，布线拥堵，时序违例是不是让你头疼不已？那你一定要看看这篇文章分享的文档和资料。
神仙约架·2024-01-05 21:21

Quartus II 13.1的下载和安装

文章目录一、QuartusII的下载二、QuartusII的安装三、QuartusII的注册参考一、QuartusII的下载百度网盘下载链接：https://pan.baidu.com/share/init
路过_听雨声·2024-01-05 09:12

Quartus II 13.1的安装及使用

QuartusII13.1的安装及使用_quartus13.1-CSDN博客1.3Verilog环境搭建|菜鸟教程学习Verilog做仿真时，可选择不同仿真环境。
lbaihao·2024-01-05 09:05

【INTEL（ALTERA）】内部错误：子系统：VPR20KMAIN，文件：/quartus/fitter/vpr20k？

说明由于PrimeProEdition软件版本22.4存在问题英特尔®Quartus®您在Fitter阶段可能会看到此内部错误。仅当面向10英特尔®Arria®设备时，才会出现此问题。
神仙约架·2024-01-04 08:49

【INTEL（ALTERA）】如何使用 Quartus命令行导入 .qud 文件？

说明英特尔®Quartus®Prime软件用户定义的设备文件（.qud）包含允许在安装英特尔®Quartus®Prime软件之间传输设备的设备信息。
神仙约架·2024-01-04 08:49

【INTEL（ALTERA）】Agilex7 M 系列动态重配置FPGA IP接口 PHY Lite 无法校准

说明由于英特尔®Quartus®Prime专业版软件23.3中存在一个问题，当您以600MHz接口频率或更低的接口频率或更低的IntelAgilex®7M系列FPGA中以600MHz接口频率或更低的频率动态重配置运行并行接口英特尔
神仙约架·2024-01-04 08:19

【INTEL（ALTERA）】Arria V FPGA GPIO 引脚上的内部箝位二极管是否始终处于活动状态？

解决方法根据Arria®V器件手册：第1卷：设备接口和集成，片上钳位二极管功能通过英特尔®Quartus®Prime软件启用和禁用，并且仅限于某些支持的I/O标准。
神仙约架·2024-01-04 08:11

如何用FPGA输出正弦波、三角波等

如何用FPGA输出正弦波、三角波等一、开发工具二、步骤1、设置ROMIP核2、程序编写一、开发工具1、软件平台：Quartusll2、芯片：不重要二、步骤1、设置ROMIP核设置ROMIP核，根据使用的
第六个葫芦娃·2024-01-03 14:26

Quartus II 各版本安装指南

QuartusII下载链接https://pan.baidu.com/s/1dugGB_gZxQ1U25nttGqENg?
紫薯馍馍·2024-01-02 18:27

【上海大学数字逻辑实验报告】六、时序电路

学会在QuartusII上设计单向移位寄存器。学会在QuartusII上设计环形计数器。
HackerKevn·2024-01-01 23:03

【上海大学数字逻辑实验报告】五、记忆元件测试

学会用74LS112实现D触发器学会在QuartusII上用D触发器实现JK触发器。二、实验原理基本R-S触发器是直接复位-置位的触发器，它是构成各种功能的触发器的基本组成部分。
HackerKevn·2024-01-01 23:02

Quartus II——基于Verilog HDL的数字秒表设计

目录一、实验内容二、实验过程（一）建立工程(二)添加设计文件（三）综合分析与功能仿真一、实验内容用VerilogHDL设计一个数字跑表，所需引脚和功能如下所示：二、实验过程（一）建立工程(二)添加设计文件选择Verilog文件：代码：modulen_clk_top(inputclk,inputreset,inputpause,outputreg[3:0]msh,//百秒十位outputreg[3:
云开处·2024-01-01 23:52

FPGA项目（13）——基于FPGA的电梯控制系统

本此课程设计基于VerilogHDL集成电路硬件描述语言开发的四层电梯控制系统，以QuartusII为开发环境，最终在FPGA开发板上实现四层电梯控制系统的基本功能，其
嵌入式小李·2024-01-01 23:22

fpga加载程序慢_FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

后来读研究生，工作陆陆续续也用过QuartusII
张腾岳·2024-01-01 23:22

Quartus的Signal Tap II的使用技巧

概述：SignalTapII全称SignalTapIILogicAnalyzer，是第二代系统级调试工具，它集成在QuartusII软件中，可以捕获和显示实时信号，是一款功能强大、极具实用性的FPGA片上调试工具软件
GBXLUO·2023-12-31 20:37

【INTEL（ALTERA）】使用HDMI FPGA IP 2.0 TX 和 HDMI FPGA IP RX 2.1时为何 HDMI IP 没有视频输出？

说明由于英特尔®Quartus®Prime专业版软件23.1及更早版本存在问题，将HDMI英特尔®FPGAIP2.0TX和HDMI英特尔®FPGAIP2.1RX集成到设计中时，不会显示HDMI视频输出。
神仙约架·2023-12-31 11:02

【INTEL（ALTERA）】使用 ReadFile 读取时出错： juart-terminal： error： 从 STDIO 收集输入

说明由于英特尔®Quartus®PrimeProEdition软件版本22.4中存在一个问题，您在从Windows操作系统上的Nios®V命令外壳输入字符时可能会看到此错误：使用ReadFile读取时出错
神仙约架·2023-12-31 11:32

【INTEL（ALTERA）】为什么 BurstMin 增强调度在 F-tile Interlaken 英特尔® FPGA IP中没有按预期工作?

说明由于英特尔®Quartus®PrimeProEdition软件22.4及更早版本存在问题，数据包模式的BurstMin增强调度无法在F-tileInterlaken英特尔®FPGAIP中按预期工作。
神仙约架·2023-12-31 11:32

【INTEL（ALTERA）】为什么低延迟以太网 10G MAC 英特尔® Stratix® 10 FPGA IP 设计示例生成完成并出错？

说明由于英特尔®Quartus®Prime专业版软件21.3版本存在问题，无法成功生成低延迟以太网10GMAC英特尔®Stratix®10FPGAIP设计示例。
神仙约架·2023-12-31 11:32

FPGA实现IIC接口（1）-EEPROM芯片读取数据

fpga型号：EP4CE6F17C8开发工具：Quartusll13.0+Modelsim10.1c系统时钟：50MHZIIC
守雲开见月明·2023-12-31 04:25

【INTEL（ALTERA）】quartus 23版本以上，编译出现QSF 文件中缺少此赋值

说明从版本23.4开始，英特尔®Quartus®Prime专业版软件将强制执行相应的检查。设计中包含收发器的项目需要约束器件的OSC_CLK_1引脚所需的QSF分配。
神仙约架·2023-12-30 13:23

Error (12153): Can‘t elaborate top-level user hierarchy

quartus在综合的时候出现了这个错误提示。
幸运学者·2023-12-29 01:34

【INTEL（ALTERA）】如何使用Tcl打开quartus IP自带的例程

前言很多INTEL（ALTERA）IP生成的时候会自带例程，如LVDSSERDESIP，在菜单Generate中可以选择生成官方例程。之后会在IP所在目录下生产【lvds_0_example_design】文件夹，但在这个文件夹中并没有FPGA工程。例程在哪？查看readme.txt。Thisisthereadme.txtfilefortheexampledesignfilesetoftheAlt
神仙约架·2023-12-28 14:35

Quartus prim实现模块化电路设计，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）

新建工程新建BlockDiagramFile保存为顶层文件新建VerilogHDLFile文件(用来编写子模块电路代码)保存文件并命名文件调用元件设置端口属性
致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:33
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