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Quartus软件安装问题
Windows下
Quartus
II 修改默认的编辑器
的板子用来学习为何不用自带的编辑器emm,自从用习惯了VSCode之后,对这些硬件开发的编辑器没什么好感界面丑自动补全弱鸡(其实主要是VSCode里面的TabNine这个插件香然后经过我不断的钻研(百度),我发现
Quartus
II
涵墨轻笙
·
2020-09-13 19:18
FPGA
fpga
Quartus
添加器件库方法
Quartus
添加器件库方法一.情况说明二.器件库下载二.器件库安装四.补充一.情况说明因为项目需要用到
Quartus
软件，特地去官网下载了“
Quartus
18.1standard”，软件安装好后新建项目时却弹出一下界面
壹零捌
·
2020-09-13 19:53
FPGA
Quartus
quartus添加器件库
quartus系列芯片
Intel
Quartus
II 13.1 和 Modelsim添加外部编辑器GVIM、Notepad++、UltraEdit等
这里我提供GVIM、Notepad++或者UltraEdit几个我自己用的编辑器下载安装链接：https://download.csdn.net/download/qq_33231534/12245896
Quartus
II13.1
phflovelt
·
2020-09-13 19:40
FPGA学习
#
代码编辑工具
vim
notepad++
verilog
fpga/cpld
Modelsim——工程建立和常用设置
一、联合仿真联合仿真，即
Quartus
ii自己调用Modelsim，Modelsim自动出现仿真波形。1.Modelsim软件的路径设置，一次设置好，以后就不用重复设置了。
djue7752
·
2020-09-13 18:17
Modelsim和
Quartus
的一些设置
Modelsim设置外部编辑器：在命令行中输入：procexternal_editor{filenamelinenumber}{exec“youreditorpath”编辑器需要的参数}以Sublime为例：#双引号内为编辑器路径procexternal_editor{filenamelinenumber}{exec"C:\ProgramFiles\SublimeText\sublime_text
Shiguang.cc
·
2020-09-13 18:02
Quartus
ii 与 Verilog入门教程（1）——Verilog实现8位计数器
下载：
Quartus
ii与verilog实现8位计数器，Modelsim仿真工程1.计数器原理在时钟作用下，输出信号从0开始，每个时钟的上升沿输出加1。当复位信号有效时，输出清零。
DengFengLai123
·
2020-09-13 18:07
FPGA
Verilog
fpga
verilog
Quartus
联合modelsim和Signaltap仿真
Quartus
联合modelsim和Signaltap仿真工具：
Quartus
Ⅱ9.0、modelsim10.4项目：流水灯仿真项目文件（flowLed.v）moduleflowLed(inputclk
An_xx_
·
2020-09-13 18:56
#
Quartus
Quartus
modelsim
signaltap
流水灯
仿真
如何使用
Quartus
添加外部编辑器GVIM
Quartus
添加外部编辑器GVIM【亲测
Quartus
Prime18.1】
Quartus
Prime18.1添加外部编辑器GVIM
Quartus
Prime18.1添加外部编辑器GVIM由于
Quartus
jie242424
·
2020-09-13 17:13
FPGA学习
Quartus软件
windows
如何使用ModelSim添加外部编辑器GVIM
ModelSim添加外部编辑器GVIM【亲测ModelSimDE-6410.6c】ModelSimDE-6410.6c添加外部编辑器GVIMModelSimDE-6410.6c添加外部编辑器GVIM与
Quartus
jie242424
·
2020-09-13 17:13
FPGA学习
ModelSim软件
ModelSim SE中Altera仿真库的添加
在ModelSim中进行仿真需要加入
Quartus
提供的仿真库，原因是下面三个方面：·
Quartus
不支持Testbench；·调用了megafunction或者lpm库之类的Altera的函数；·时序仿真要在
xiaqiang2006
·
2020-09-13 17:30
硬件设计/CPLD/FPGA
library
文本编辑
语言
file
存储
工作
关于时序约束input delay 和output delay 个人理解
先抄下思考源，菜鸟花了半天多时间想大神写的博客：IO约束IO的约束主要是指input_delay与output_delay这两种，编译软件（ISE/
Quartus
）是个很强大而又很傻的工具，在设计的时候
ltfysa
·
2020-09-13 17:15
fpga
实验二 8位加法器设计
一、实验目的熟悉利用
Quartus
Ⅱ的图形编辑输入法设计简单组合电路，掌握层次化设计方法，并通过8位全加器的设计，进一步熟悉利用EDA软件进行数字系统设计的流程。
weixin_34265814
·
2020-09-13 17:39
Testbench编写指南（3）模块化工程的仿真方法
本文介绍在模块化设计过程中编写testbench并仿真的方法，Vivado对此有很好的特性支持，使用
Quartus
+ModelSim也可以达到同样的效果。
FPGADesigner
·
2020-09-13 15:38
FPGA
testbench
vhdl timing requirements not met 错误
quartus
II中
vhdltimingrequirementsnotmetAssignment/timingwiardtool中设置in的时钟周期等属性即可。设置好了自己需要的参数，一直下一步下一步即可。
big pineapple
·
2020-09-13 09:36
FPGA
Quartus
仿真错误
仿真时出错：Error:Can'tcontinuetimingsimulationbecausedelayannotationinformationfordesignismissing.解决的方法很简单,只需要将工程进行一次全编译即可(包括布局布线).这里你将会发现,如果只需要进行功能仿真,没有全编译也是可以进行下去的,而时序仿真就不行了.
sduyyy
·
2020-09-13 08:55
verilog
Quartus
编译成功后，查看原理图/电路图的步骤
步骤：输入代码，选择Processing>start>Analysis&ElaborationTools>Netlistviewer>RTLviewer
yangshan_gleam
·
2020-09-13 06:52
ModelSim仿真错误集锦！！！
ModelSim仿真过程中经常出现很多错误，我们知道在
Quartus
中调用RTLSimulation（寄存器传输水平的仿真）会自动自动打开安装ModelSim仿真软件。
xm_7754
·
2020-09-13 06:31
FPGA开发
Quartus
II怎样导出原理图？？
1、proteus可以直接输出电路图文件，点击File—ExportGraphics——ExportBitmap或者PDF都行，然后把图形再拷贝到word里。2、在proteus环境下，按键盘上的PrintScreen键，然后打开画图板，新建文件，粘贴，这时你Proteus的图就会在画图里了，然后再在画图里用选择框选中你需要的部分，复制，然后打开word，粘贴，即可。3.装个虚拟打印机，如安装福昕
T_J_S
·
2020-09-13 04:44
CycloneIII设计向导-第二篇.早期系统规划
http://www.altera.com.cn/support/devices/estimator/cy3-estimator/cycloneiii_epe_72sp1.xls如果设计已经基本完成，
Quartus
II
weixin_30686845
·
2020-09-12 17:22
CycloneIII设计向导-第四篇.设计和编译
一．设计入口
Quartus
II支持原理图和HDL语言的输入。原理图更适合简单的设计，HDL语言适合复杂的设计。但要注意，如果想使用第三方的综合工具，就必须用HDL语言。
weixin_30512043
·
2020-09-12 17:14
CycloneIII设计向导-第四篇.设计和编译 （上）
一．设计入口
Quartus
II支持原理图和HDL语言的输入。原理图更适合简单的设计，HDL语言适合复杂的设计。但要注意，如果想使用第三方的综合工具，就必须用HDL语言。
weixin_30241919
·
2020-09-12 17:03
xilinx ISE 软件仿真时出现 Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"解决办法
通常情况下一台电脑上即装有ISE，又装有
quartus
ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过
quartus
ii工程之后再用modelsim仿真ISE工程就会出现如题所示错误
秋风雨打铁
·
2020-09-12 17:54
硬件开发
关于
quartus
II 13.1 的USB-Blaster和ModelSim-Altera 10.1d的问题
今天下了个
quartus
II13.1，但在下载测试时，发现下载不了，但能被电脑识别。
秋风雨打铁
·
2020-09-12 17:54
硬件开发
FPGA
quartus
II
13.1
ModelSim-Altera
Quartus
II 15.0 中解决仿真报错 Error : vism-19 Faild to access library问题
Quartus
II15.0中解决仿真报错Error:vism-19Faildtoaccesslibrary问题问题描述解决方式参考问题描述使用
Quartus
II15.0，简单的画好器件连接图后新建VWF
крон
·
2020-09-12 16:10
Quartus
Quartus
仿真
Failed
to
access
library
【
quartus
-Modelsim仿真问题】Error: (vsim-3170) Could not find .../modelsim/rtl_work.adder8_vhd_tst
**Error:(vsim-3170)Couldnotfind'……simulation/modelsim/rtl_work.adder8_vhd_tst'.问题描述从我的电脑查看文件夹……simulation/modelsim/rtl_work，发现了h_adder_vhd_tst，确实没有adder8_vhd_tst文件。但是生成的testbench确实是adder8.vht，配置testbe
0无欲则刚0
·
2020-09-12 16:01
fpga
modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work
通常情况下一台电脑上即装有ISE，又装有
quartus
ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过
quartus
ii工程之后再用mo
文鸿开源工作室
·
2020-09-12 16:36
modelsim
modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"
通常情况下一台电脑上即装有ISE，又装有
quartus
ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过
quartus
ii工程之后再用modelsim仿真ISE工程就会出现如题所示错误
ltlantou
·
2020-09-12 16:10
quartus
_ii_常见的19个错误、28个警告
(一)
Quartus
警告解析1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因：vectorsourcefile中时钟敏感信号
kobesdu
·
2020-09-12 16:42
硬件
求助
QUARTUS
II 13.1波形仿真出错Error: (vsim-3170)
**Error:(vsim-3170)Couldnotfind‘work.mux31a_vlg_vec_tst’.全程编译只有几个警告，没有错误，搞不懂是哪里的问题，在线等，很急，有没有懂得大佬指点一下下面是我的代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX31AISPORT(a1,a2,a3,s1,s0:INSTD_LOGIC;outy:OU
heihun2233
·
2020-09-12 16:39
[转载]Matlab矩阵运算
http://www.doc88.com/p-313767611863.htmlhttp://www.doc88.com/p-897906298547.html用MATLAB生成*.mif、*.hex（
QUARTUS
II
weixin_30701575
·
2020-09-12 09:41
matlab
php
(原創) 如何自己用SOPC Builder建立一個能在DE2-70上跑μC/OS-II的Nios II系統? (SOC) (Nios II) (μC/OS-II) (DE2-70)...
Abstract本文使用
Quartus
II、SOPCBuilder、NiosIIEDS從0開始打造一個能在DE2-70上跑μC/OS-II的NiosII系統，初學者可借此範例熟悉
Quartus
II、SOPCBuilder
Rank92
·
2020-09-12 07:02
modelsim仿真错误
1，**Error:E:\
Quartus
\Project\top_down_led\led\sim\led_flow.v(20):near"EOF":syntaxerror,unexpectedendofsourcecode
恋天的风
·
2020-09-11 22:09
FPGA
modelsim产生：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 错误
问题：HDL程序在
Quartus
II中仿真综合均不会出错，但在通过
Quartus
II软件调用modelsim软件进行仿真时出现错误：#MACRO.
FPGA入门到头秃
·
2020-09-11 22:53
学习记录
quartusii
modelsim
rom
IP核
Verilog
HDL
Ubuntu 16.04安装 openssh-server问题
但目前系统openssh-client的版本高于要求的版本出现这种
软件安装问题
，主要是源的问题。为了能够顺利安装，我们首先需要卸
Evan_Gu
·
2020-09-11 21:15
软件系统架构与开发环境
【Modelsim易错点归纳】【一】You selected ModelSim-Altera as Simulation Software in EDA Tool Settings,however N
howeverNativeLinkfoundModelSiminthepata–correctpathorchangeEDAToolSettingsandtryagain.问题原因该工程设置的仿真工具名称与在
Quartus
II
mdllll
·
2020-09-11 12:13
FPGA学习
【Modelsim易错点归纳】【二】: Error deleting “msim_transcript”
这个问题很简单，你打开了modelsim，回
quartus
重新编辑代码，想再次打开modelsim，但是你上次忘记关掉modelsim了。所以这是打开modelsim两次警告。去关掉就好了。
mdllll
·
2020-09-11 12:13
FPGA学习
modelsim安装问题
最近在win7上安装modelsim出现无法检测到有效的license文件，解决办法如下：modelsim平时做功能仿真，单独用或者
quartus
直接调用都没有问题，可是无意间在用勾选了rungate-levelsimulationautomaticllyaftercompilation
findaway123
·
2020-09-11 01:46
fpga
13.0SP1资源（2020.4.6更新）
edition=subscription&platform=windows组合文件下载：（1）
Quartus
II软件(不包括芯片)
Quartus
-13.0.1.232-windows.tar大小：3.0GBMD5
z123459985
·
2020-09-10 21:13
Quartus软件下载
Quartus
II 逻辑分析使用技巧-防止信号被优化以及快速查找信号
1，如何保持信号不被综合对这种情况的处理是增加约束，共有2种情况：a，需要保留的信号类型是wire在定义的时候在后面增加/*synthesiskeep*/。例如：wirewire_name/*synthesiskeep*/;b，需要保留的信号类型是reg跟reg相关的synthesisattribute，共有两种，分别是/*synthesisnoprune*/和/*synthesispreserv
Angry Noob
·
2020-09-10 21:43
Intel
FPGA
(札记)Altera Stratix IV系列FPGA TRUE LVDS RX input termination 在
Quartus
工程中的设置方法...
AlteraStratixIV系列FPGARowbank的TRUELVDS_RX支持oct（onchiptermination),所以设计的时候不需要外接一个100ohm电阻。备注：我使用的是友晶科技（Terasic）的DE4。所以当我们使用到Stratixiv系列FPGA的rowbank的lvds的时候,需要设定oct。下图是为TRUELVDS_RXpin添加inputTermination：v
weixin_33901926
·
2020-09-10 19:58
QUARTUS
II中IP核的调用方法之ip核破解
原文地址：alteraFIRip核license破解作者：王永刚Aether在证书文件中添加一段:FEATURE6AF7_0012alterad2035.12permanentuncountedE75BE809707EVENDOR_STRING="iiiiiiiihdLkhIIIIIIIIUPDuiaaaaaaaa11X38DDDDDDDDpjz5cddddddddtmGzGJJJJJJJJbqI
freedomff
·
2020-09-10 18:43
FPGA基础
关于在
Quartus
II和ModelSim中进行FPGA仿真报错的问题
今天晚上在用
Quartus
II设计好FPGA代码后，尝试在ModelSim中进行前仿真以验证设计功能的时候，总是报错。
学海拾贝
·
2020-09-10 18:42
fpga学习
Quartus
中的时序约束
时序分析基础时序分析类型三种路径类型1.时钟路径2.数据路径3.异步路径(这里的异步路径指寄存器的异步控制信号，如复位和置位信号路径)两种分析类型1.同步的时钟与数据信号路径2.异步的时钟与控制信号路径SetupTime与HoldTimeSetupTime定义为数据信号必须在时钟信号边沿出现前准备好的最短时间，即有效数据出现的时间要比时钟信号边沿提早Tsu以上才能被有效抓到。HoldTime定义为
sam-X
·
2020-09-10 18:18
FPGA
Vivado 2017.2 安装教程（含多版本各类安装包）
这里也为各位大侠附上其他厂商及版本的安装包获取方式，如下：Intelaltera
Quartus
系列：
Quartus
版本获取安装包回复内容
Quartus
II9.1
Quartus
II9.1安装包Quart
FPGA技术江湖
·
2020-09-10 16:52
FPGA学习系列
一表透彻 二进制转BCD之大四加三算法
altera系列第二十三篇二进制转BCDFPGA学习altera系列第二十四篇BCD转二进制大四加三算法二进制（8’hFF）转换为BCD（12’h255）END后续会持续更新，带来Vivado、ISE、
Quartus
II
FPGA技术江湖
·
2020-09-10 16:19
FPGA学习系列
fpga
二进制转BCD
大四加三算法
Quartus
II 9.0下载与安装
据说
Quartus
II9.0版本是比较稳定的版本，其实我也不知道，我习惯用9.0而已，下面的链接是Altera公司的官方FTP，里面各种版本，各种软件。
qq306013411
·
2020-09-10 15:54
FPGA
quartus
16.1使用过程中的错误原因分析
在项目中基于
quartus
16.1做A10soc开发中发现经常会有各种莫名错误，排除相关设置及设计代码原因后，有相当一部分问题原因跟基于16.1开发A10项目时对服务器硬件资源需求相关。
Wiley.Wen
·
2020-09-10 15:07
verilog
fpg
quartus
memory
HEX和MIF格式波形文件的制作方法
整体思路：先用MATLAB制作MIF格式的波形文件，再用
Quartus
制作HEX格式的波形文件。
ls_故乡的原风景
·
2020-09-10 14:20
FPGA
Quartus
定制FPGA的Memory IP
下面以cycloneIVE器件为例在
Quartus
中配置ROM的IP，以供模块调用。1、打开
Quartus
，选择Tools--MegaWizardPlug-InManager，点选crea
ls_故乡的原风景
·
2020-09-10 14:20
FPGA
Quartus
ii 链接Altera-Modelsim进行功能仿真
下文介绍利用Altera-Modelsim来进行功能仿真的步骤
quartus
ii版本：17.0altera-modelsim版本:ModelSim-IntelFPGAStarterEdition10.5b
huan09900990
·
2020-09-10 14:27
modelsim仿真
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