Serdes

PCIe Electrical PHY(3)-SerDes电路基本结构

1.1SERDES电路结构目前主流的基于analog-DFE的SerDes结构如下。主要包括4个模块：TX/RX/PLL/CDR。
maxwell2ic·2020-08-15 14:36

PCIe Electrical PHY(1)-高速串行信号特性

SerDes从名字上来听，主要功能就是是实现串行解串电路。但实际上这是SerDes中最容易实现的功能。更重要的是信号串行起来之后遇到的信号衰减、码间串扰、时钟同步等其他问题。
maxwell2ic·2020-08-15 14:36

Xilinx 系列 FPGA 高速收发器的一些知识

目录1.GTX概念1.1GT定义1.2GTX的分布1.3GTX结构2.ibert3.DRP端口1.GTX概念1.1GT定义GT的意思是GigabyteTransceiver,G比特收发器，通常叫serdes
weiweiliulu·2020-08-15 12:49

Hive学习总结（三）之元数据Metastore

、MySQL中Hive数据库相关的元数据表2.1、DBS表3、Hive表和视图相关的元数据表3.1、TBLS表4、Hive文件存储信息相关的元数据表4.1、SDS表4.2、SD_PARAMS表4.3、SERDES
風の住む街~·2020-08-14 21:49

8b/10b编码技术系列(一)：Serdes、CDR、K码

一、Serdes高速收发器在传统的源同步传输中，数据和时钟分离，在速率较低(<1000M)时问题不大，关于M？推测单位应该是Mbps。
数字积木·2020-08-14 04:39

串行为啥比并行快？

作为一个电路设计师，我整个职业生涯都花在接口电路上，串行并行都做过，且速度不慢（DDR3-1600Mbps,SerDes30Gbps），这个问题不答实在技痒难耐。
漫步无垠·2020-08-11 12:53

采用FPGA构建数字视频矩阵的一些设计思路和设计需求

矩阵描述输入视频经过专用的视频芯片转换位RGB/YUV444/LVDS进FPGA将输入音视频转换为Serdes数字差分信号，进背板，经过数字差分交换到输出板的FPGASerdes，经过FPGA将视频还原到
qq_708907433·2020-08-08 20:13

SERDES

一、SERDES的作用1.1并行总线接口在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。
Alston若水·2020-08-05 12:11

车载以太网物理层SerDes

1基本概念SerDes：sir-deez，加串+解串；SerDes的lock是指CDR时钟的锁定PHYloopback测试是在PCS子层，不是在SerDes层2CML-CML：CurrentModeLogic
George-seu·2020-07-30 07:04

典型电路------serdes

·串行器：将速率为y的n位宽并行数据转变成速率为n*y的串行数据。·解串器：将速率为n*y的串行数据转变成速率为y的n位宽并行数据。·Rx（接收）对齐：将接收的数据对齐到合适的字边界。可以使用不同的方法，从自动检测和对齐特殊的预留比特序列（通常也称作comma字符），到用户控制的比特调整。·时钟管理器：管理各种时钟操作，包括时钟倍频，时钟分频，时钟恢复。·发送FIFO（先进先出）：在输入数据发送之
xavi_siege·2020-07-30 05:20

高速SerDes PCB 设计

Agenda：差分信号的优点高速PCBlayout设计应考虑的点PCBMaterial差分信号的回流阻抗的连续性stitchingvia焊盘参考平面挖空背钻backdrillingFWE（PCB玻纤效应）SurfaceroughnessCrosstalk等长or平行匹配MiscACLossesViaPropertiesCapacitorMountingreferencelist差分信号的优点抗干扰
weixin_44301608·2020-07-30 04:41

Serdes原理与设计实践之二：Serdes设计流程

2.Serdes设计流程确定系统的传输能力（仿真、测试）有的芯片厂商在芯片spec中已经提供了设计指导，一般是链路衰减限制或在某种板材、层叠下PCB上走线最长限制。
轻漂漂·2020-07-30 04:28

Serdes原理与设计实践之一：Serdes简介

1.Serdes简介为了提高接口传输带宽，设计中经常采用并行总线设计。并行总线通过提高时钟速率和数据位宽来提高传输带宽。限制接口传输带宽主要有2个方面：a.时钟速率。它决定了发送和接收端的采样速率。
轻漂漂·2020-07-30 04:28

Serdes原理与设计实践之三：Serdes调试过程

3.Serdes调试过程1.确定可配置参数及可获得的参数Serdes可配置参数一般包括发送端的预加重、接收端的CTLE和DFE。具体有哪些参数可配置，需要查发送端和接收端芯片的spec来确定。
轻漂漂·2020-07-30 04:56

SERDES高速系统(一)

在目前主流厂商的高端FPGA中都集成了SERDES（串并收发单元）硬核，如Altera的StratixIVGX器件族内部集成的SERDES单通道支持600Mbit/s到8.5Gbit/s数据熟率，而StratixIV
weixin_30432007·2020-07-30 02:51

【设计经验】4、SERDES关键技术总结

一、SERDES介绍随着大数据的兴起以及信息技术的快速发展，数据传输对总线带宽的要求越来越高，并行传输技术的发展受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等一系列问题的阻碍。
weixin_30257433·2020-07-30 02:16

xilinx serdes时钟纠正clock correction

1、时钟纠正原理时钟纠正比较简单，下面一个图就能说清楚。首先为什么要使用时钟纠正，是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样，但是会有略微的不同，正是这样导致内部的FIFO有可能读空和写满，这样就会导致传输错误。与其传输出错误，不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列，在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是什么
kuangxin_0·2020-07-30 01:15

xilinx serdes通道绑定channel bonding

1、通道绑定原理通道绑定只支持8b10b编码协议，通道绑定利用内部的FIFO来抵消通道间的延时差，原理如下图masterchannel和slavechannel都有特定的字节，可以是K码。当master检测到K码时，进行一个计数，slave检测到K码同样会计数。等master计数到sequencemax_skew时，通过移动指针消除前面的延时。2、通道间的级联下面是两个级联的例子其中的level是
kuangxin_0·2020-07-30 01:15

xilinx 高速收发器Serdes深入研究

一、为什么要用Serdes传统的源同步传输，时钟和数据分离。在速率比较低时（2’b01。也可以选择发送组合的comma码，就是把NP的comma拼接起来发送，这样接收端就检测16bit的双字边界。
kuangxin_0·2020-07-30 01:44

Wireline SerDes，高速信号的均衡技术

Serdes系统通常包含发送机（Transmitter，TX）、接收机（Receiver，RX）和传输通道（channel）三个部分。
qq275650963·2020-07-29 21:18

SerDes 技术是串行通信技术

IEEE1284被USB接口取代，PATA被SATA取代，PCI被PCI-Express所取代，无一不证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes
paulkg12·2020-07-29 21:31

SerDes，GTP , GTX , GTH理解

SerDes：是串行/解串器，也可以叫串行收发器GT(包括GTX、GTH和GTP)：是Xilinx在高速SerDes的基础上，增加了其他模块，如8b/10b编解码等(具体可以看Xilinx相关文档，如ug476
宁静海111·2020-07-29 21:43

PCIe Electrical PHY(2)-SerDes中的均衡技术

均衡的主要作用就是减小Jitter中ISI部分的影响。前面已经讲了ISI产生的原因主要是因为信道带宽不足，使脉冲信号经过信道之后产生长长的拖尾。1.1CTLE均衡电路分为连续时间均衡器和离散时间均衡器。从频域角度做均衡的电路通常是具有高通特性的模拟电路，所以被称为连续时间线性均衡器（CTLE）。其结构通常如下图所示，其优点是线性度高，并且能对信号提供一定的增益。业界主流的做法通常会把均衡的功能和提
maxwell2ic·2020-07-29 21:16

Xilinx_SERDES动态延迟加解串的使用

XilinxSELECTIOIP核调用配作可变延迟加输入解串工作模式时信号接口如下表所示：接口名方向注释DATA_IN_FROM_PINSInput来自外部IO数据输入引脚DATA_IN_TO_DEVICEOutputCLK_OUT同步后的输出数据DELAY_BUSYOutputIODELAY校准和相位变化正在进行忙信号DELAY_CLKInputFPGA内部逻辑同步时钟，可接CLK_DIV_OU
mangyegulang·2020-07-29 21:08

Serdes原理

原文链接1.Serdes作用Serdes（Serializer-Deserializer）是串行器和解串器的简称。Serializer：串行器。将nbit并行数据串化为1lane的高速串行数据。
Jakcia·2020-07-29 20:38

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介

转载地址：http://blog.chinaaet.com/justlxy/p/5100053990FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。
kunkliu·2020-07-29 20:41

SERDES ibert测试

Serdes问题Ibert回环测试问题IBERT回环测试near-end-pcs误码率比near-end-pma误码率更高的问题。
hhpingyear·2020-07-29 19:54

Serdes 原理及调试学习

Serdes原理与设计实践之一：Serdes简介1.Serdes简介为了提高接口传输带宽，设计中经常采用并行总线设计。并行总线通过提高时钟速率和数据位宽来提高传输带宽。
燃烧的卡卡·2020-07-29 18:27

PHY芯片 AR8033 学习笔记

AR8033还内置了一个工作频率为1.25GHz的SerDes接口，可以直接与光纤收发模块连接，将光信号转换为适用于
Qidi_Huang·2020-07-29 16:40

[EETOP]SerDes概述

作者：131v1vv来源：EETOP论坛及作者的公众号不忘初心的模拟小牛牛  随着物联网（IoT）的快速发展，未来将会存在海量的数据。“大数据”时代，对数据的处理提出更高的需求。高性能处理器及集群能完成数据的实时处理。而在处理器与外设或处理器之间传输的大量数据，对接口(Interface)技术也提出了更高的要求。就像一个人虽然有着聪明的头脑，但神经却比较“长”，就看起来就会很“呆笨”。目前主流并行
碎碎思·2020-07-29 16:31

千兆PHY之SerDes接口调试

近期在捣鼓88e1512的sgmii接口。需求是将88e1512的sgmii接口与一颗交换机的sgmii接口连上，实现sgmii转copper，当然也可以用SFP接到sgmii上实现。要实现sgmii转copper，要做到以下几点。第一，在sgmii接口处做AC耦合处理，这是很重要的，并且电容靠近发射端，事实上没有严格要求，有文档说靠近接收端，这个后面再议。第二，要仔细检查88e1512的电源以及
JingZhe_HengJing·2020-07-29 15:08

SerDes知识详解

一、SERDES的作用1.1并行总线接口在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。
Next_FSE·2020-07-29 13:26

SparkSQL操作Hive Table（enableHiveSupport()）

需要注意的是，这些Hive依赖包必须复制到所有的工作节点上，因为它们为了能够访问存储在Hive的数据，会调用Hive的序列化和反序列化(SerDes)包。
就问你吃不吃药·2020-07-29 03:13

SRIO学习（五）——SerDes Macro（串行解串宏）

SerDes宏和其配置SRIO通过允许一个可扩展的非专有接口，为我们提供了许多好处。这个接口就是SerDes。通过使用SerDes宏，可以与外设交流，并且外设都可以扩充带宽。
润星晓晔·2020-07-15 23:55

LVDS和JSED204B

这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
lijq94·2020-07-14 13:04

【ARM杯】vivado 使用IP example design 加速IP验证

很多时候工程师使用xilinxIP却不知道如何调用，如何配置，如何测试和如何仿真，这里请充分使用xilinxvivado工具提供的exampledesign，以IP7系列的SERDES调用为例，我们可以在产生
harderandbetter·2020-07-14 03:10

SerDes、RocketIO、GTX

1.SerDes：serdes=serialanddeserial，就是组串器与解串器，也就是通用的高速IO。
weixin_33997389·2020-07-12 08:43

基于RocketIO的高速串行协议设计与实现

过去主要用于光纤通信的串行通信技术—SERDES正在取代传统并行总线而成为高速接口技术的主流。
csid_502·2020-07-12 08:35

理解SerDes 之一

理解SerDesFPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。
笃行笔记·2020-07-12 03:39

xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps

之前用serdes一直都是跑的比较低速的应用，3.125Gbps，按照官方文档一步一步来都没出过什么问题，这次想验证一下K7系列GTX最高线速8Gbps，看看xilinx的FPGA是不是如官方文档所说。
kuangxin_0·2020-07-12 01:45

FPD-LINK III

FPD-LinkIIISerializer/Deserializer(SerDes)FPD-LinkIII串行器/解串器在信息娱乐系统显示屏和ADAS摄像头应用中通过一条STP或同轴电缆传输视频、音频、
robinyeung·2020-07-11 22:10

【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程

RapidIO的串行物理层是基于SERDES的，关于SERDES涉及的一些相关
weixin_30699955·2020-07-10 06:29

C6678->SRIO和Virtex6->FPGA

1.初始化DSP的SRIO，主要是对SerDes进行配置，然后是Lane和Speed的配置，最后需要等待FPGA的LinK建立，我们在建
san.hang·2020-07-10 06:26

p2020ds serdes接口和OCeaN介绍

第一、serdeslanesx4(即4路巷道)lanes0&1PEX1slotx1-x2PEX2slotx1用个选择器，选择PEX1slotx2或PEX1slotx1+PEX2slotx1lanes2&3PEX3slotx2SGMIIslotx2(此处的x2不是倍数，而是通道数即利用2个通道来传输数据)选择方法有PEX3slotx2或SGMIIslotx2而系统默认是PEX1slotx1+PEX2
qingfengtsing·2020-07-07 19:30

SERDES总结

SERDES主要由物理介质相关（PMD）子层、物理媒介附加（PMA）子层和物理编码子层（PCS）所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化，PCS负责数据流的编码/解码。
zzsfqiuyigui·2020-07-06 14:01

【Zynq UltraScale+ MPSoC解密学习3】Zynq UltraScale+的GTx

目录一、几个基本概念1.1Serdes1.2GT二、ZynqU+的High-SpeedSerialI/O2.1PS-GTR2.2GTH/GTY一、几个基本概念1.1SerdesSERDES是英文SERializer
xinxulsq·2020-07-06 09:24

LVDS之一_理解SerDes

原文地址：http://blog.sina.com.cn/s/blog_aec06aac01013m5g.htmlFPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了
weixin_30950887·2020-07-05 22:03

-02-Xilinx的SerDes接口介绍【Xilinx-LVDS读写功能实现】

因此，需要使用XilinxFPGA内的SerDes去实现高速数据的串并转换。
vacajk·2020-07-05 19:55

zynq高速通信实例serdes

之前想要验证zynq通过serdes传输数据的实验，网上找了一篇文章，照着做了，没有一篇能完全实现，到了关键的地方都是一笔带过，大量的篇幅在讲DC平衡、高速信号产生串扰的原理，其实这些内容应该放在原理性的文章中
袁海璐·2020-07-05 04:49

Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍

每一个收发器拥有一个独立的发送端，发送端有PMA（PhysicalMediaAttachment，物理媒介适配层）和PCS（PhysicalCodingSublayer，物理编码子层）组成，其中PMA子层包含高速串并转换(Serdes
Evening_FPGA·2020-07-04 20:46
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