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VHDL
基于FPGA
VHDL
的 ASK调制与解调设计（附源码）
昨日已经给各位大侠带来基于FPGA
VHDL
的FSK调制与解调，由于发表未声明原创，昨日文章已删除，今日重新推送。
FPGA技术江湖
·
2020-06-25 17:20
FPGA项目开发经验分享
基于
VHDL
的vivado2017.4使用教程
一、新建工程首先打开vivado2017.4点击createproject点击next为新建的工程起名字，路径和名字都不要有中文起好名字后点击next选择RTLproject，勾选donotspecifysourcesatthistime,表示以后再配置资源文件选好了之后点击next输入你的FPGA板的型号，我的是xc7a100tcsg424然后点击nextfinish之后，如图所示，可以配置语言
仰望天空的星星
·
2020-06-25 17:33
vivado
转载：如何学习FPGA
转载：https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL（HDL=verilog+
VHDL
）。
杜勇老师
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2020-06-25 12:16
FPGA技术
linux系统上实现vivado调用VCS仿真教程
前期准备：确认安装vivado软件和VCS软件VCS软件最好安装VCS-MX的版本，可以混合编译Verilog和
VHDL
语言由于在linux系统中个人用户各种权限被限制，导致很多地方无法正常使用软件之间的协调工作
南国之邱
·
2020-06-25 05:16
linux
FPGA
Altium Designer精简版
AltiumDesigner是使用非常广泛的原理图/PCB设计工具，它还支持
VHDL
等其它EDA设计功能。虽然现在的工作不是画PCB，但偶尔也会DIY一下，自娱自乐。主要工具就是AD系列的多个版本。
星沉地动
·
2020-06-24 22:52
学习笔记
基于FPGA/CPLD设计与实现UART(
VHDL
)
http://www.dzkf.cn/html/EDAjishu/2007/0508/2048_2.html1引言由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因
ChipArtist
·
2020-06-24 20:52
FPGA学习的一些误区
软件编程的思想根深蒂固，看到Verilog或者
VHDL
就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
makebuaa
·
2020-06-24 13:09
FPGA
[zz]单片机入门的几点建议
[zz]单片机入门的几点建议单片机的重要性在后PC时代逐渐加重了，现在更多的电子设计者和爱好者讨论最多的话题莫过于嵌入式系统的设计，C51、
VHDL
、RTOS、CPLD、FPGA、DSP、ARM已是当今挂在电子工程师嘴边最多的几个词
leizhige
·
2020-06-24 03:27
如何学习FPGA
一、入门首先要掌握HDL（HDL=verilog+
VHDL
）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者
VHDL
，有C语言基础的，建议选择
VHDL
。
队长-Leader
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2020-06-24 00:58
FPGA
选择
VHDL
还是verilog HDL？
选择
VHDL
还是verilogHDL？硬件描述语言HDL（HardwareDescribeLanguage）HDL概述随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。
jg24
·
2020-06-23 21:24
VHDL
实现4线-16线译码器
源代码：libraryieee;useieee.std_logic_1164.all;entitydecoder4_16isport(i:instd_logic_vector(3downto0);y:outstd_logic_vector(15downto0));enddecoder4_16;architecturefuncofdecoder4_16isbeginprocess(i)beginyy
海木石
·
2020-06-23 11:07
VHDL
顶层调用Verilog模块（转）
VHDL
调用Verilog模块的时候，要在实例化模块前，加上“verilogmodelGM：”
VHDL
调用verlog：verilogmodule：//Verilog底层文件里的端口声明modulem(
gududeyhc
·
2020-06-23 11:52
FPGA
(转)介绍两个CRC源码生成工具，可生成Verilog和
VHDL
介绍两个CRC源码生成工具，可生成Verilog和
VHDL
一、在线网页生成工具打开http://www.easics.com/webtools/crctool，根据需要设置CRC的多项式参数，点击生成就可以了
carldada
·
2020-06-22 20:32
Verilog以及
VHDL
所倡导的的代码准则
文章目录写在前面正文前缀关于大写的说明关于初始化信号的注意事项XilinxrelatedHDLcodingguidelinesAltera'sRecommendedHDLCodingStylesLatticeHDLCodingGuidelinesopencores_coding_guidelines参考资料写在前面对于代码准则这个话题，各个公司或者机构都有各自的要求，但是他们之间的统一性在于这样一
李锐博恩
·
2020-06-22 04:16
#
数字设计基础教程
代码风格
Doxyfile的使用
多平台支持（Linux,Windows,Mac），多编程语言支持（C++,C,Java,Python,Fortran,
VHDL
,PHP,C#等等）。
Galaxy_Li
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2020-06-21 20:48
Doxygen
Vivado使用技巧（19）：使用Vivado Simulator
VivadoSimulator基本操作VivadoSimulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持
VHDL
、Verilog、SystemVerilog和混合语言仿真。
FPGADesigner
·
2020-06-21 20:28
FPGA
考研还是直接工作？嵌入式or前端
点击上方蓝字关注「中产之路」星友提问：回答：1、研究生(09-12年)时期学过嵌入式，玩过开发板、弄过BSP、Vxworks、FPGA，写过C/C++，
VHDL
、Verilog。
湾区人工智能
·
2020-06-21 17:46
数字电路设计入门(fpga/asic)
实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/
VHDL
)来实现，或许你觉得这太简单了，其实再复杂的设计也就
Augusdi
·
2020-06-21 17:51
IC
杭州大华面试题目-硬件工程师(2010-03)
8．通过CPLD芯片，运用
VHDL
语言来
heanyu
·
2020-06-21 01:05
各种题目收集
FPGA基础知识极简教程（8）详解三态缓冲器
博文目录写在前面正文全双工与半双工FPGA和ASIC中的三态缓冲器如何在
VHDL
和Verilog中推断出三态缓冲区参考资料交个朋友写在前面下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文
李锐博恩
·
2020-06-20 23:51
#
数字设计基础教程
FPGA/ASIC初学者应该学习Verilog还是
VHDL
？
博文目录写在前面正文常识讨论数据分析写在最后参考资料交个朋友写在前面个人微信公众号：FPGALAB个人博客首页正文对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项目的接手，所以必须根据要求而来！常识讨论但如果你没有这些顾虑呢？该如何做出选择？
李锐博恩
·
2020-06-20 23:50
#
数字设计基础教程
#
电子
信息
半导体科普知识
Verilog热度
语言对比
verilog，
vhdl
，bdf文件一起综合
bdf文件创建：对于FPGA来说，这三种文件都是对硬件电路描述，都是可以综合的，而且可以混合使用，一般想直观一点的话，可以用verilog或则
vhdl
写模块，然后将代码文件实例化为元件，然后放入到bdf
菜芽caiya
·
2020-06-12 21:00
绥芬河口岸入境患者第一批出院！
__biz=MjM5NDg4OTEwMQ==&tempkey=MTA1N185cmF4L0NQdHFMUkowM0RMZmNO
VHdl
MlVNMGJfNUQ5NElodnpXTldUQnpTcjdMSUwzcjFpQl9vdkNjTTViLURpYlBUYXROdFhEcjVjSkpNNEpPT0NzbklLVjBCRDFWODdWRXBRZj
健康报
·
2020-04-21 00:00
VHDL
数据类型及运算符问题解决-记录更新
std_logic_vector(orstd_logic)等类型的运算代码示例1：运算符的重载--useieee.std_logic_unsigned.all;...signala:std_logic_vector(4downto0);signalb:std_logic_vector(3downto0);signalc:std_logic_vector(3downto0);...a<=b+c;在q
EE_Young
·
2020-03-30 08:47
python3环境搭建
的环境）wget-r--no-parent-A'epel-release-*.rpm'http://dl.fedoraproject.org/pub/epel/7/x86_64/e/sudorpm-U
vhdl
.fedoraproject.org
_Reality
·
2020-03-28 14:17
基于
VHDL
的输出长度可变的SPI通信模块
在电子设计中，通常我们会遇到FPGA和MCU联合开发的问题，而SPI是一种用于二者通信的好方式。在本代码中，并行输入可变长度的数据，串行输出，实用性非常好，可作为模块进行移植。(以128位为例）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entit
言丶武
·
2020-03-28 12:51
用
VHDL
编写任意占空比方波信号输出
一个比较实用的小程序，在很多地方可以用到，实测可用。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityreseterisport(clk:instd_logic;--输入时钟100Mhzreset_out:bufferstd_logic:='1');--初始设为高电平endreseter;arch
言丶武
·
2020-03-26 16:16
Design Compiler进行数字综合
DesignCompiler功能DesignCompiler的主要功能是将所写的行为级（behaviorlevel）描述的Verilog/
VHDL
文件转化为结构级（structurelevel）的Verilog
学而时习之_不亦说乎
·
2020-03-20 22:55
1.数字IC设计全流程
设计流程为: 算法模型(C/C++/Matlab)--->RTLHDL
VHDL
/Verilog--->NetlistVerilog--->LayoutGDSII--->Tape-Outstandcelllibrary
少年不在了
·
2020-03-19 13:04
IC设计流程
IC验证
lec3
VHDL
第三次作业
chapter1010.16.二进制加法。实现两个十六进制数相加2A+3C2A+3C==66Hex=102Dec10.18.位计数电路。用全加器设计一个电路，接受一个7位输入，输出一个表示输入中1的个数的3位二进制数。设计思路：从输入的低位开始扫描序列，设计的全加器为3位，将输入的每一位的高2位补0，并与上一次输入的结果一同输入到一个新的全加器中，若该位为1则结果加1，若该位为0则结果不变，这样最
海海不想起床
·
2020-03-16 20:02
日常总结 2017年3月24日
第二节小课赵主任开会，第二节大课
VHDL
。中午起来嗑了颗药。下午近现代史，然后就图书馆了。在图书馆本来打算写一封建议信的，但是框架不完全就去构建框架了。
Mr_Leekon
·
2020-03-12 23:17
日常总结 2017年3月10日
早上起来略晚，早餐后上
VHDL
的课。午饭后在宿舍睡了一会儿觉。下午第一节，中国近代史纲要，下课后就去了图书馆，把明晚议题全部写完。晚饭后，看了一下搞笑视频，然后就看CS50。
Mr_Leekon
·
2020-03-12 23:54
VHDL
语言的强制类型转换问题
现在需要新建一个
VHDL
子模块，利用已经得到的频率计数来计算最终的结果。
言丶武
·
2020-02-26 16:05
用
VHDL
编写简单的按键消抖程序
一般按键延时在20ms左右，根据时钟频率决定你的计数范围。程序非常简单，但经常用到，对于FPGA初学者要好好学习这部分。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityreseterisport(clk,reset_in:instd_logic;--按键按下时为0reset_out:outstd
言丶武
·
2020-02-17 06:46
VHDL
语法简单总结
一个
VHDL
程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。
洛神红梅花果茶丿
·
2020-01-01 08:19
【
VHDL
】
1.component（元件）：元件可放在library内，供所有使用者多次调用。元件声明：componentlabelisport(port_name:signal_modesignal_type;...);endcomponent;元件实例化：label：component_nameportmap(port_list);2.几种常见库：useieee.std_logic_unsigned.al
大魔王是本人
·
2019-12-29 17:35
Doxygen -- part 2
可以在生成的文档中囊括它们.如何组织一个注释块的内容,以使得输出美观.特殊注释块一个特殊注释块是一个带有一些额外标记,使得doxygen知道其是一段需要出现在生成的文档中的结构化文本的C注释块.对于Python,
VHDL
jakio6
·
2019-12-29 16:00
【r<-高级|理论】apply,lapply,sapply用法探索
以前接触过各类编程，大多以过程性编程为主，要么只用了过程性的编程，要么语言本身是面向过程的，像C，
VHDL
等。向量化与对象化的编程对我来说挺陌生的，用的少，精髓没悟到。
王诗翔
·
2019-12-26 07:50
FPGA多路信号采集
利用FPGA的I/O端口数多且可编程设置的特点，配以
VHDL
编写。嵌牛鼻子:FPGA，数据采集，电路设计。嵌牛提问:当测控系统需要采集信号量较多
枫页syl
·
2019-12-24 18:11
应届本科生平均年薪10万起，对比清华北大学子，你究竟差在哪？
第一周周一上午，在一间教室一共上了不到两个小时的课，学了计算机的
VHDL
语言。下课，老师要求在周五之前编出一个主频30M的C
为什么不正经
·
2019-12-23 09:00
代码的文件和路径命名规范和目录结构规划
规则经验文件、文件夹命名法用字母或下划线_开头的驼峰命名法，比较特有的名称用大驼峰命名法（A51、PHP、
VHDL
、Altera、Intellij、CLion），通用和常见的名称用小驼峰命名法（env、
fightfa
·
2019-12-17 11:51
verilog语言实现3-8译码器
VerilogHDL和
VHDL
是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司开发。两种HDL均为IEE
d36a3fd5b3e4
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2019-11-11 13:02
初始FPGA
FPGA和单片机的区别单片机FPGA哈佛总线结构，或者冯诺依曼结构查找表串行执行并行执行软件范畴硬件范畴C/汇编语言编程VerilogHDL/
VHDL
硬件描述语言编程FPGA制造商Xilinx(赛灵思)
星空下聆听
·
2019-11-03 22:00
vhdl
入门2——ise制作一位全加器
vhdl
入门2——ise制作一位全加器先写一下
vhdl
的，先做一个两输入或门，再做一个半加器，在连接形成一个1位全加器下边的命名有误：quanjiaqi1——一位全加器，quanjiaqi0——半加器，
weixin_43475628
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2019-09-11 10:24
vhdl
VIVADO自动生成的AXI IP时序
文章目录读/写操作的依赖关系写操作读操作封装工具生成的IPAXIlite
VHDL
代码AXIfull
VHDL
代码C代码1C代码2C代码3博文链接读/写操作的依赖关系写操作读操作封装工具生成的IPAXIlite
VHDL
山音水月
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2019-08-18 23:57
FPGA
FPGA底层原理结构及内部资源
组成结构FPGA资源分布图FPGA管脚CLB触发器（flip-flop）IOBBRAM总结FPGA组成结构博主刚开始接触FPGA时是在大三上EDA实验课，当时就对这种这种芯片的强大好奇，当时实验课用的
VHDL
Mr.zhang_FPGA
·
2019-08-17 17:53
FPGA
资源
VHDL
——学习开篇1（入门体验与顺序执行）
文章目录0、背景1、
VHDL
入门体验1.12选1选择器1.2锁存器的设计1.3总结与注释2、
VHDL
顺序执行2.1赋值语句2.2流程控制语句2.21if语句2.22case语句0、背景明明已经掌握了verilogHDL
ciscomonkey
·
2019-07-17 17:56
VHDL语法
VHDL
简单有限状态机的
VHDL
VHDL
部分libraryIEEE;useieee.std_logic_1164.all;entityFSMisport(
莞工米兔
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2019-06-18 20:58
VHDL
多路选择部分语法
①【if-else】if___then___;elsif___then___;elsif___then___;……;else___;endif;_________________________________________________________分界线②【case】case__iswhen___=>___;--注意"=>"符号，是case语句的明显标志when___=>___;……;w
莞工米兔
·
2019-06-18 17:52
Quartus II 实验 （二）——
VHDL
4位加法器和4位乘法器
0x1前言计算机组成原理实验项目要求之一，使用QuartusII的
VHDL
语言制作一个4位加法器和4位乘法器，并烧到试验箱中进行测试。
蛇皮团团怪
·
2019-06-18 15:08
Quartus
II
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