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VHDL
FPGA入门的必经之路（一）
2、深入了解verilog或者
VHDL
鸟哥^O^
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2020-07-04 20:32
心得感悟
为什么说FPGA是硬件并行的？
习天天83人赞同不能拿
vhdl
／verlog当编程语言来理解。
Tiger-Li
·
2020-07-04 20:58
FPGA
FPGA nios学习笔记
软IP是用Verilog/
VHDL
等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。
biao2488890051
·
2020-07-04 20:11
FPGA学习
ISE中如何将自己的verilog源代码.v或
VHDL
源代码.vhd封装打包成IP核？
=======================第一篇=======================如何将自己写的verilog模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1.什么是BlackBox-一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这
jbb0523
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2020-07-04 19:21
ISE&ModelSim使用
Verilog有什么用？
2.Verilog与Verilog-A,Verilog-AMS3.Verilog与
VHDL
4.Verilog与SystemVerilog5.Verilog与C6.Verilog与Chisel7.Verilog
不忘出芯
·
2020-07-04 18:47
一起学Verilog
硬件编程：非阻塞赋值的细节探究（附带实际代码验证）
问题描述本人的FPGA工程需要融合多人的程序，其中以Verilog和
VHDL
为编程语言的模块皆有。而
VHDL
和Verilog在赋值语句上就有一些区别，虽然都分为非阻塞赋值和阻塞赋值。
hb_wxz
·
2020-07-04 17:44
FPGA编程语言
FPGA在编程时需要使用verilog或
VHDL
语言，而一般不能使用C语言进行编程。
optics_ts
·
2020-07-04 16:14
FPGA
xilinx zynq 7000 PS PL test
为
vhdl
工程。Vivadosdk包括下面三个包：硬件开发包-为vivado2013.4建立工程导出的bitstream。包括ps配置，pl逻辑，以及互连。
gaoloudushang
·
2020-07-04 16:48
xilinx
FPGA编程语言--
VHDL
OR Verilog？
硬件新手疑问1：大家都在争硬件开发是选择单片机，DSP,ARM还是FPGA呢？以我个人经验，我也是在硬件方面做了几年的老油条了，大学时玩过单片机，也就是大家常说的C51，C52，单片机驱动个流水灯还行，但是研究生阶段遇到的很多问题，单片机就有心无力了。至于ARM，DSPorFPGA，由于研一做无人机做了DSP的项目，鄙人觉得DSP入手比较难，但是DSP主攻方向是算法研究的，用于算法处理，绝对是AR
李家之宝树
·
2020-07-04 11:11
FPGA
dsp
Verilog
VHDL
【转】华为硬件工程师要求
微电子、计算机、通信工程、自动化、电磁场等相关专业；2、符合如下任一条件者优先：1）熟悉
VHDL
/Verilog、SV等数字芯片设计及验证语言，参与过FPGA设计或验证；2）具备数字芯片综合(SYN)/
ascend__a1
·
2020-07-04 11:29
求职/工作
自动售货机控制系统
文章目录设计说明流程说明各模块说明程序设计各模块连接波形仿真主控模块的波形方真BCD译码仿真TOP文件的仿真总结这周完成一个课程任务，用
VHDL
语言写一个自动售货机的控制系统。
平淡风云
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2020-07-04 08:05
课程设计
关于verilog与
VHDL
之间转换的软件 X-HDL 笔记
现在大部分都是用verilog编写代码，但是偶尔也会看到别人写的
VHDL
代码，对于
VHDL
不是很熟悉的人来说，这个软件还是实用的。
R@
·
2020-07-04 07:05
FPGA
VIVADO自动生成编译时间实现版本管理
在使用Vivado编译的时候，经过会忘记修改版本号或者日期，这个真的是个头疼的问题，于是我就思考，是不是可以让vivado在跑之前将时间写入到一个文件中，然后使用verilog/
vhdl
读取该时间值，于是我就开始在网上查找资料
R@
·
2020-07-04 07:04
笔记
减少资源占用的方法--避免产生全比较器
今天在看这本书《
VHDL
数字电路设计教程》中第76页有写到如何避免使用全比较器，觉得可以记录下来，以后在写代码的时候可以借鉴。
R@
·
2020-07-04 07:33
FPGA
VHDL
移位操作
通过SLL实现五比特数的移动，另外常见的还有SRL逻辑右移----实现数据右移，左端补0；SLA算术左移----实现数据左移，同时复制最右端的位，填充在右端空出的位置；SRA算术右移----实现数据右移，同时复制最左端的位，填充在左端空出的位置；ROL循环逻辑左移----实现数据左移，从左端移出的位填充到右端空出的位置上；ROR循环逻辑右移----实现数据右移，从右端移出的位填充到左端空出的位置上
Harlen018
·
2020-07-04 05:12
VHDL
VHDL
FPGA成长之路
当时学的是
VHDL
硬件语言，老师讲的也特别仔细，但是一直没觉得FPGA有什么特别之处。不过现在想想
VHDL
语法真的比较复杂，但是
VHDL
语法相比verilog在数学运算上更有优势，更容易实现浮
朽月
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2020-07-04 04:12
FPGA
fpga
信号处理
神经网络
深度学习
自动驾驶
【FPGA学习笔记】
VHDL
语言（五）语言风格描述：行为描述，数据流描述，结构化描述
一、行为描述只描述电路的行为和功能，没有直接指明涉及的硬件结构。通常是指含有进程的非结构化描述。在程序中不存在任何与硬件选择相关的语句，不存在任何有关硬件连线的语句。仅仅做了功能描述。eg:--模10的加法计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcntISPORT(reset,vlkINSTD_LOGIC;q:OUTSTD_LOGIC_VEC
米多奇米饼
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2020-07-04 03:47
FPGA
华为FPGA设计高级技巧Xilinx篇---读书笔记之一设计技巧
时间：2014-1-20------2014-1-21注释：在原文中使用的语言是
VHDL
，但是在笔记中我把它转化成verilog语言。
weixin_30955341
·
2020-07-04 02:02
Altera FPGA NIOS-II之Hello World
但是与其他处理器架构相比NIOSII最大的特点是运行在（IntelAltera）FPGA上的软核处理器，说白了就是使用VerilogHDL或者
VHDL
语言在FPGA内部实现了一个处理器，这是一个庞大的系统
Mr qqtang
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2020-07-04 02:32
FPGA
初用Labview FPGA
http://zone.ni.com/wv/app/doc/p/id/wv-1062LabviewFPGA提供了一种更为直观的语言去进行FPGA的开发，使得研发者不必再用复杂的
VHDL
以及verilog
rissun
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2020-07-04 01:53
vivado深入理解 --- advanced synthesis
vivado支持可综合的语言子集：SystemVerilog、Verilog、
VHDL
以及三者的混合语言。systhesis支持两种设计模式：projectmode和non-projectmode。
nearcsy
·
2020-07-02 13:48
FPGA
看思维导图：一文带你学Verilog HDL语言
最为流行的硬件描述语言有两种VerilogHDL/
VHDL
，均为IEEE标准。VerilogHDL具有C语言基础就很容易上手，而
VHDL
语言则需要
嵌入式客栈
·
2020-07-02 12:25
Xilinx ISE使用流程（从新建项目到仿真执行）－之一
最近在忙着做毕业设计（计算机专业，非电子专业），从小就喜欢电子技术，但由于之前没有接触过FPGA，所以特意跑书店买了一本《XilinxFPGA数字设计》一书，这本书同时用
VHDL
和VerilogHDL两种语言讲解
lishengbo
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2020-07-02 08:15
电路/硬件设计
树莓派4B开机自启动Python程序，发送WIFI-IP至指定邮箱
地址整合发送邮件和获取WIFI-IP的程序开机自启动树莓派开机自启动Python并发送IP地址到指定邮箱作为电子工程师，我之前都是使用STM32、51单片机或FPGA作为嵌入式开发控制核心，通过C语言或者
VHDL
神经递质
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2020-07-02 08:35
树莓派
【Verilog】语法tips
=和<=（类似
vhdl
:=和<=）=为阻塞赋值，类似
vhdl
的：=。<=为非阻塞赋值。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。建议同一个变量单一地使用阻塞或者非阻塞赋值。
大魔王是本人
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2020-07-01 20:44
FPGA学习心得——分频器
百度文库中可以搜到这样一片文章——《使用
VHDL
进行分频器设计
SixthSence
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2020-07-01 13:07
FPGA
华为算法工程师实习生面试面经及准备方法（2020) （已拿OFFER）
MATLAB，LabVIEW，Java,Python,C++，
VHDL
.对java更熟悉一些。提问环节：掌握什么框架？Tensorflow和Caffe。如何理解深度学习？问了hashmap的特点？
ourhonor
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2020-06-30 21:19
基于FPGA的UART串口通信实验（
VHDL
语言实现）
一、前言：最近在做UART串口通信的相关实验时，在网上查了很多资料，发现网上的大部分文章只注重理论，不注重代码，很多代码有错误不说，而且难以理解。故在完成此实验后，起了写一篇博客的心思，以供有想做相关实验且基础比较薄弱的朋友参阅。二、实验要求：(1)实现和PC双向通信(2)可通过FPGA的键盘扫描，在开发板上设置控制参数，输入发送内容(3)通信波特率可调(4)LCD液晶屏实现菜单、接收到的数据显示
顾和光
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2020-06-30 20:56
FPGA
CISC模型微处理器设计（
VHDL
实现）
转载自马如林的博客－－I'mlovin'IT(1)实验题目设计一台CISC模型机，要求具有以下验证程序所要求的功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。（A类）(2)嵌入式CISC模型机数据通路框图图1模型机数据通路框图(3)操作控制器的逻辑框图图2操作控制器逻辑框图(4)模型机的指令系统和指令格式1指令系统本系统设计了10条指令：IN1(输入到目的寄存器)，M
zhulingchen
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2020-06-30 17:39
vector
library
signal
汇编
存储
integer
选择
VHDL
或者verilog HDL还是System Verilog
目前最主要的硬件描述语言是
VHDL
和verilogHDL及SystemVerilog。
jacksong2021
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2020-06-30 02:56
VHDL
中出现的五种if语句的使用
圈1：if条件then顺序语句；endif;—满足单一条件即可圈2：if条件thenif条件then顺序语句；endif；endif；—嵌套使用，下一个if是建立在上一个if正确的情况下，经常出现在clk句中圈3：if条件then顺序语句；elsif条件then顺序语句；elsif条件then顺序语句；…endif;—嵌套使用，elsif是建立在上一个If或elsif不正确的情况下，反映出优先级的
Martin-liu-graduate
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2020-06-29 13:33
EDA
VHDL语法
Quartus II 中常见问题以及其解决方法（持续更新）
（一）拼写错误（
VHDL
syntaxerrorat×××.vhdneartext“×××”;expecting“×××”）该图的错误解释为：代码第10行中
玄色i
·
2020-06-29 12:49
Hardware
Verilog入门2-用ise做38译码器和仿真
out);inputa,b,c;output[7:0]out;//表示位宽为8bit的输出信号reg[7:0]out;//或者直接outputreg[7:0]out;always@(a,b,c)//这个跟
vhdl
沿途有李
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2020-06-29 08:47
vhdl
verilog
LUT专治花里胡哨
参见这篇文章：https://blog.csdn.net/times_poem/article/details/51351997coding技巧初学Verilog、
VHDL
这类硬件描述语言的时候，老师都让我们在写代码的时候有硬件思
树洞虫
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2020-06-28 23:59
FPGA
coding
2017-11-14 11周二
上午上了计组和网络，下午上了
VHDL
和计组实验，面对
VHDL
，我真的无话可说，觉得难，尤其是实验箱的操作，自己没学会，可悲啊！
海角12138
·
2020-06-28 19:56
FPGA/IC设计入门
实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/
VHDL
)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。
weixin_34326558
·
2020-06-28 17:30
modelsim(2) - vcd (dump, 查看，格式理解)
VCD是verilog的标准，所以有系统函数$dumpvars,$dumpfile(),$dumpon,$dumpoff,$dumpflush.但是
VHDL
没有相关函数,所以要使用modelsim的脚本
weixin_34206899
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2020-06-28 13:29
Mentor Graphics ModelSim SE 10.5官方原版+完美破解
http://bbs.eetop.cn/thread-629292-1-1.html这个txt里有下载地址Modelsimse是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持
VHDL
weixin_30765319
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2020-06-28 00:36
基于FPGA/CPLD设计与实现UART
关键词：FPGA/CPLD；UART；
VHDL
UART（即Univ
weixin_30511107
·
2020-06-27 20:02
Verilog实例化时的参数传递
类似
VHDL
的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html
weiweiliulu
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2020-06-27 15:47
FPGA
Vivado+FPGA:如何使用Debug Cores（ILA）在线调试
第一步：标记需要debug的信号例如：
VHDL
：attributemark_debugofsineSel:signalis"true";attributema
永不放弃EX
·
2020-06-27 07:26
FPGA
Python小实验：查看平台信息/处理谐波信号(面向对象)
比如Python语言在FPGA上实现定点平方根运算，取代传统的Verilog和
VHDL
语言进行硬件设计。以下用python语言查看当前系统和配置信息。
thistle2012
·
2020-06-27 06:39
Python
使用ISE调用modelsim进行工程仿真时报错：Library std not found
#**Error:
VHDL
Compilerexiting#D:\Applications\ModelsimSE_64_10.1c\win64\vcomfailed.看到这种问题很无助啊，首先库已经被编译过了
superb11
·
2020-06-26 23:43
第二章
VHDL
语言元素
第二章
VHDL
语言元素2.1
VHDL
语言的客体2.2
VHDL
语言的数据类型2.3
VHDL
数据类型转换2.4
VHDL
词法规则与标识符2.1
VHDL
语言的客体
VHDL
语言中，可以赋予一个质的对象就称为客体。
skyyunmi
·
2020-06-26 12:43
学习历程----嵌入式系统编程
第四章
VHDL
的主要描述语句
第四章
VHDL
的主要描述语句4.1
VHDL
顺序语句4.2
VHDL
并行语句用
VHDL
语言进行设计时，按描述语句的执行顺序进行分类，可将
VHDL
语句分为顺序执行语句（Sequential）和并行执行语句（Parallel
skyyunmi
·
2020-06-26 12:43
学习历程----嵌入式系统编程
Leon2微处理器IP核原理及应用
Leon2是以
VHDL
形式存在的软核、完全可综合、内部硬件资源可裁剪、主要面向嵌入式应用系统、可以用FPGA／CPLD和ASIC等技术实现。
skykill2000
·
2020-06-26 12:54
CPU/总线
可综合&不可综合
VerilogHDL和
VHDL
相比有很多优点，有C语言基础的话很容易上手。
shengzhuzhu
·
2020-06-26 09:36
FPGA
VHDL
并行语句于顺序语句的理解
VHDL
的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。
r91987
·
2020-06-26 05:39
嵌入式
一周掌握 FPGA
VHDL
Day 1
今天给大侠带来的是一周掌握FPGA
VHDL
Day1，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。
FPGA技术江湖
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2020-06-25 17:52
FPGA学习系列
一周掌握 FPGA
VHDL
Day 2
今天给大侠带来的是一周掌握FPGA
VHDL
Day2，今天开启第二天，带来
VHDL
的基本结构，话不多说，上货。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
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2020-06-25 17:52
FPGA学习系列
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