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VHDL
VHDL
借助十进制计数器实现100进制计数器 74160
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount100ISport(clk:instd_logic;rco:outstd_logic);end;architecturedataflowofcount100isSIGNALRCO1:STD_logic;SIGNALRCO2:STD_log
koala_cola
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2020-07-11 10:24
【杂谈】FPGA之路——Verilog与编辑器的那些事儿
VerilogHDL和
VHDL
是世界上最流行的两种硬件描述语言。在硬件描述语言中是
X-ONE
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2020-07-10 23:27
Verilog
编辑器
IC设计流程
1.使用语言：
VHDL
/verilogHDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
Augusdi
·
2020-07-10 20:41
IC
Agilent ADS中Verilog-A学习
总结这几天的学习，觉得效率太低，我以前有一定Verilog基础，研一时学过一点
VHDL
-AMS，学到现在这
AlphaGQ
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2020-07-10 20:19
ADS
UVM实战 学习笔记 第一章 与UVM的第一次接触
设计分类非算法设计如网络通信协议算法设计如图形图像处理how使用C/C++建立算法模型（参考模型）设计语言Verilog（主流）版本1995版2001版ps可验证(initial,task,function)，但受限
VHDL
沈醉不知
·
2020-07-10 14:06
UVM学习笔记
[三态门原理]
VHDL
中的INOUT双向口使用
在第一次
VHDL
实验中，要求实现下图所示的非常简单的逻辑功能：由于
VHDL
中实现逻辑功能的语言与C语言类似，稍微学习一下
VHDL
的语法，很容易就写出了实现该逻辑功能的语句：IFS="00"THENA<=
Blademaster QAQ
·
2020-07-10 00:31
VHDL
数字电子技术
IC软件分类
bid=142&f=401FunctionalverificationCadenceNC-VerilogNC-
VHDL
VerilogXLSynopsysVCSVERADevelopersKitLEDACheckerSciroccoSimulatorAldecActiveHDL2SynthesisCadenceAmbitlogicsy
weixin_30955617
·
2020-07-08 15:38
基于
VHDL
语言的多人表决器的设计
基于
VHDL
语言的多人表决器设计实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。
泸州月
·
2020-07-07 19:47
FPGA程序设计
fpga
表决器
vhdl
基于
VHDL
语言分频器电路程序设计
基于
VHDL
语言分频器电路程序设计（汇总）分频器简介：分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。
泸州月
·
2020-07-07 19:47
FPGA程序设计
基于
VHDL
语言八位加法器设计
基于
VHDL
语言八位加法器设计设计思路加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。
泸州月
·
2020-07-07 19:46
FPGA程序设计
fpga
八位加法器
四位加法器级联
vhdl
基于
VHDL
的子程序设计与实现
基于
VHDL
的子程序设计与实现子程序函数(function)和过程(procedure)统称为子程序(subprogram)。
泸州月
·
2020-07-07 19:15
FPGA程序设计
VHDL
实现与门，或门，非门。
行为描述方法实现--二输入与门LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYand2ISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDand2;ARCHITECTUREand2_behaviorOFand2ISBEGINcccccc<='Z';ENDCASE;ENDPROCESS;ENDand2_behavior;--二
zy010101
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2020-07-06 14:41
硬件描述语言VHDL
FPGA---用FPGA加速机器学习应用(XILINX) & 内含与CPU,GPU比较 （2017xilinx的宣讲）
https://www.bilibili.com/video/av237706321-开发语言起初是verilog/
VHDL
硬件语言现在是c/c++/opencl基于模型的matlab/simulink2
显著性检测-Archerzjc，
·
2020-07-06 13:36
altera开发板
FPGA
【工程源码】基于FPGA的数字滤波器的使用
本文非原创主要有两种方式，一是matlab滤波器工具箱设计并生成Verilog或
VHDL
的代码，二是matlab滤波器工具箱设计并export系数，又FIRIIipcoreimport。
zgmxs
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2020-07-06 12:14
FPGA入门笔记五
VHDL
基本语法-框架
准备开始学习项目程序，XC7K325T，由于用到了
VHDL
，先学习一些简单的语法，能看懂程序就行，重点还是verilog。
yangshoub
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2020-07-06 10:59
FPGA
【FPGA学习笔记】
VHDL
中信号属性以及属性函数
1、信号类属性clk'EVENTANDclk='1';--上升沿clk'STABLEANDclk='1';--稳定的高电平信号2、数据区间类属性SIGNALRANGE1:STD_LOGIC_VECTOR(0TO7);FORiINRANGE1'RANGELOOP--...ENDLOOP;3、数值类属性TYPEobjISARRAY(0TO15)OFBIT;SIGNALELE1,ELE2,ELE3,EL
米多奇米饼
·
2020-07-06 10:22
FPGA
fpga/cpld
【FPGA学习笔记】
VHDL
中激励信号的产生
1、时钟信号的产生两种方法：并行赋值语句，进程。并行赋值语句--产生对称信号clk<=NOTclkAFTER20NS;--20ns之后为notclk--产生不对称信号w_clk<='0'AFTERperiod/4WHENw_clk='1'ELSE--'0'AFTERperiod/4表示：period/4之后为0'1'AFTER3*period/4WHENw_clk='0'ELSE进程--产生对称信
米多奇米饼
·
2020-07-06 10:22
FPGA
【FPGA学习笔记】
VHDL
程序包:work、std_logic_1164、std_logic_arith、std_logic_unsigned 、std_logic_signed
简介std_logic_1164、std_logic_arith、std_logic_unsigned、std_logic_signed是位于IEEE库中的数据包。std_logic_1164这个包声明了std_logic、std_logic_vector等还有一些逻辑函数。如果需要做逻辑运算，就要use这个包。std_logic_arith要进行算数运算的话，就要use这个包。std_logic
米多奇米饼
·
2020-07-06 10:50
FPGA
【FPGA学习笔记】
VHDL
语言（二）：
VHDL
的数字表示，数据对象，数据类型
VHDL
的语法规则一、数字表示整数：5,34,123_789_456实数：44.66E-2(44.66*0.01)以数制基数表示的数：2#1111_1110#254表示二进制数，11111110，转换为十进制是
米多奇米饼
·
2020-07-06 10:50
FPGA
【FPGA学习笔记】
VHDL
学习（六）用
VHDL
描述基本逻辑电路
一、组合逻辑电路组合逻辑电路包括门电路，三态门电路，总线缓冲器，编码器，译码器，多路数据选择器，多路数据分配器。1、门电路：与非，或非，亦或有两种描述方法：逻辑运算符和真值表描述方法。--门电路设计--逻辑运算符描述方法LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYgateISPORT(a,b:INSTD_LOGIC;Ynand,Ynor,Yxor:OU
米多奇米饼
·
2020-07-06 10:50
FPGA
【FPGA学习笔记】
VHDL
学习（六）用
VHDL
描述基本逻辑电路（时序逻辑电路：触发器，寄存器，计数器）
二、时序逻辑电路时序逻辑电路时含有触发器的电路，有组合逻辑电路和存储电路组成。输出不仅仅取决于输入，还取决于所处的状态。锁存器采用电平信号控制，触发器采用电平信号控制。1、普通寄存器—D触发器--D触发器LIBRARYIEEE;USEIEE.STD_LOGIC_1164.ALL;ENTITYregISPORT(clk:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(7DOWNTO
米多奇米饼
·
2020-07-06 10:50
FPGA
【FPGA学习笔记】
VHDL
语言学习笔记（四）并行语句：并行赋值、process、子程序（procedure、function）
一、并行赋值语句包括并发信号赋值、条件信号赋值、选择信号赋值。1、并发信号赋值：qb)THENCb)THENRETURNa;ELSERETURNb;ENDIF;ENDFUNCTIONmax;FUNCTIONmax(a,b:INBIT_VECTOR(7DOWNTO0))--定义函数体2RETURNBIT_VECTOR(7DOWNTO0)ISIF(a>b)THENRETURNa;ELSERETURNb
米多奇米饼
·
2020-07-06 10:50
FPGA
2、Verilog HDL--语言要素
且，Verilog大小写不一致，区分；
VHDL
大小写一致，不区分。4、转义字符用“\”表示，但几乎没啥用。5、关键
笑一笑0628
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2020-07-06 08:14
verilog
Verilog HDL（1）语言要素
它可以是一组字母，数字，$和“__”的组合，区分大小写（
VHDL
不区分大小写），第一个字符必须是字母或下划线。转义字符，以“\”开头，用于不符合规定的标示名称前。2.1
王天羽同学
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2020-07-06 06:32
vhdl
8三种方式实现38译码器
之前用连接符&做过38译码器，觉得有点复杂。这次换几个方法：1.when_else语句代码：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_arith.ALL;useIEEE.STD_LOGIC_unsigned.ALL;entitydecoder38_1isport(a:instd_logic_vector(2downto0);b
沿途有李
·
2020-07-06 04:35
vhdl
使用X-HDL对
VHDL
/Verilog相互转换的简单教程
5.可以选择
VHDL
转Verilog或Verilog转
VHDL
酒德麻鹅
·
2020-07-06 02:01
VHDL
VHDL
逐级进位加法器
关于逐级进位加法器：
VHDL
实现：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityadder_crippleisgeneric(n:integer:=4);port
酒德麻鹅
·
2020-07-06 02:00
VHDL
基于有限状态机的自动售货机控制电路
（如图为状态转移图）2、使用
VHDL
实现libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityveding_machineisport(clk,rst:instd_logic
酒德麻鹅
·
2020-07-06 02:00
VHDL
VCS仿真器加密代码方法
对于Verilog代码而言，编译器指令为：`protect128/`endprotect128；
VHDL
则为--protect128/--endprotect128。方法1可以
weixin_34294649
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2020-07-06 01:23
VHDL
VerilogHDL与
VHDL
均是硬件描述语言（HDL）的一种，它们存在着异同点。
weixin_30701575
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2020-07-05 21:50
FPGA基础知识了解
无论你使用图形化设计程序，ANSIC语言还是
VHDL
语言，如此复杂的合成工艺会不禁让人去想FPGA真实的运作情况。在这个芯片中的程序在这些可设置硅片间到底是如何工作的。
weixin_30429201
·
2020-07-05 20:59
VHDL
硬件描述语言（一）——基本结构
VHDL
硬件描述语言是一种用于电路设计的硬件语言。出现在在80年代的后期，最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种设计语言。
weixin_30413739
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2020-07-05 20:14
xilinx 自定义IP 生成
vhdl
文件 探索
//大结构就两个entitymy_axi_ipis，architectureIMPofmy_axi_ipis////architectureIMPofmy_axi_ipis里面有两个元件调用一个是自定义ip，另一个是axi_lite_ipif_v1_01_a.axi_lite_ipif; 调用这两个元件，然后在结构中把这两个连起来，看上去像是xilinx提供了一个很全面的ip框架，然后你自己把你定
weixin_30349597
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2020-07-05 20:51
Verilog之i2c协议
时间：2014年5月6日星期二1.问题描述：如图所示，已知时钟clk为100k，rst为复位信号，上升沿有效，基于VerilogHDL或者
VHDL
语言，将A器件内的六个8位数据，按照I2C协议规格送入总线
被称为L的男人
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2020-07-05 17:46
FPGA
Verilog
ZYNQ HLS图像处理加速总结(一)——FPGA硬件部分
概述HLS工具以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为
vhdl
或verilog,相比于纯人工使用
TiH2S
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2020-07-05 16:36
Zynq
2015总结
用74HC163设计余3码计数器(结构描述)
题目：用
VHDL
层次结构设计方法设计程序并仿真（时序），底层器件是74HC163。
于小烦同学
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2020-07-05 15:57
VHDL设计
VHDL
7段数码管秒表设计
大三下学期的实验，没有录制视频，贴出代码，仅供参考：它具有计时功能。此秒表有两个按键（reset，start）按下reset键后，秒表清零，按下start键后，开始计时，再次按下start键后，停止计时，用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0到59循环。还有一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。1、按键消抖模块：library
so_cracy
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2020-07-05 13:20
第三章
VHDL
的描述风格
第三章
VHDL
的描述风格3.1行为描述方式3.2数据流描述方式（RTL描述方式）3.3结构化描述方式3.4混合描述风格
VHDL
语言是通过结构体具体描述整个设计实体的逻辑功能。
skyyunmi
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2020-07-05 12:27
学习历程----嵌入式系统编程
如何在FPGA的QSYS里面加入sram ip，当运行内存来用
先讲一下自己接触FPGA的历史吧大学的时候有过这门专业课，但是那学校普及的一直是
VHDL
语言，这对刚接触这行的人很不好，所以那个时候对FPGA没有提起太大的兴趣，只是大概知道是用来配置各种硬件电路的东西
burningZ
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2020-07-05 12:38
FPGA
湖南大学数字电路与逻辑设计大实验使用
VHDL
完成CPU设计（满分代码）
湖南大学数字电路与逻辑设计大实验使用
VHDL
完成简易CPU设计（满分代码）湖南大学数字电路与逻辑设计简易CPU设计大实验，使用
VHDL
实现。
吴林瀚
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2020-07-05 09:13
课程实验
数字电路专业课感慨
学习方法 书上的
VHDL
果然还是要学一下，再有一个把
VHDL
代码转化成逻辑图的软件，就能实现软件上的从需求到电路了。一个概念这么倒腾三次，还是联系紧密的，能学得很透彻了。再有一个就是联
星宇痕
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2020-07-05 08:43
未分类
Verilog的基础知识
Verilog的基本介绍:硬件描述语言发展至今已有二十多年历史，当今业界的标准中（IEEE标准）主要有
VHDL
和VerilogHDL这两种硬件描述语言。
浮若于心
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2020-07-05 07:57
fpga
基于
VHDL
奇偶校验发生器程序设计
基于
VHDL
奇偶校验发生器程序设计知识点梳理：GENERIC参数的映射在元件进行实例化时如果需要传递参数，则须使用关键字generic，来进行generic参数的映射。
泸州月
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2020-07-05 03:45
FPGA程序设计
从Verilog到
VHDL
Postedby:shinemoonFiledunder:技术从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的
VHDL
,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog
ChipArtist
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2020-07-05 02:17
zynq7000开发流程
开发工具1.2集成开发环境SDSoC1.3总结Ø独立开发环境大概分为四个步骤：（1）系统架构师确定硬件-软件分区方案；（2）硬件工程师处理被分配到硬件中的功能，并将它们转换或设计成IP核（Verilog/
VHDL
CONQUERczy
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2020-07-05 01:41
FPGA开发
SDSoC
VerilogHDL（1）
对于特大型（千万门级）的系统级设计，则
VHDL
更优。概念软核：Verilog代码和netlist网表（有
不忘初心ability
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2020-07-04 23:40
HDL
github上hamsternz/FPGA_DisplayPort 的
VHDL
源码分析（一）
源码来源于https://github.com/hamsternz/FPGA_DisplayPort。由于我也是第一次接触这个接口，所以文中肯定有我理解错误的地方，恳请指正。要看懂代码首先还是要对协议有一定了解。所以我做的源码分析中会和协议结合起来。激励文件test_source_800_600_RGB_444_colourbars_ch1.vhd首先看接口信号，信号的定义在DP协议MainStr
鼠道行
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2020-07-04 23:14
video
Quartus II SignalTap使用心得
我用的QuartusII版本是64-BitVersion15.0.2Build153，所用的语言是
VHDL
。
正义的龍7
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2020-07-04 22:11
VHDL
vivado中使用
vhdl
库文件
vhdl
编程时经常碰到这样的语句:librarylibcommon;uselibcommon.global.all;或librarywork;usework.openmacPkg.all;实际上这个库是个名为
liuzq
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2020-07-04 22:32
FPGA设计流程
HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中
VHDL
与VerilogHDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下的AHDL。
kobesdu
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2020-07-04 20:44
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