VHDL 第17页

莞工米兔·2019-06-15 12:42

VHDL全加器设计以及ALU设计报告+（全代码）

1.四位并行加法器的逻辑实现图全加器设计图(2)具体设计architectureplussofadderissignalcin1,cin2,cin3:std_logic;componentplusmaxport(a,b,cin:instd_logic;s,cout:outstd_logic);endcomponent;beginG1:plusmaxportmap(cin=>cinn,a=>m(0)

MckinleyLu·2019-05-21 16:15

[FPGA]以太网帧数据UDP报文解析接收

系统：WIN10，开发平台：ISE14.7编程语言：VHDL硬件平台：Virtex-6FPGAML605开发板项目描述：将网口发来的以太网帧进行接收，层层解析，最后得到UDP报文内容。

GG_band·2019-05-06 21:38

VHDL实现矩阵键盘

1.矩阵键盘驱动电路设计2.原理图3.矩阵键盘原理4.矩阵键盘设计思路5.键盘扫描6.源代码：libraryIEEE;useIEEE.STD_LOGIC_1164.all;useIEEE.STD_LOGIC_unsigned.all;USEIEEE.STD_LOGIC_ARITH.ALL;entitykeyboardisport(sysclk:inSTD_LOGIC;--ipput->system

冷暖自知_源·2019-04-21 23:51

VHDL+Quartus II 课程设计相关程序

QuartusII的project是.qpf的UniversityProgramVWF这是波形文件1.与或门电路设计①与门电路设计libraryieee;useieee.std_logic_1164.all;entitylianisport( a,b:instd_logic; y:outstd_logic);end; architecturerel_1oflianisbeginyyyyyy

hxxjxw·2019-04-02 10:31

Synopsys VCS 和 VCS_MX的区别

SynopsysVCSSynopsysVCS_MXVCS-MXSUPPORTVERILOG,VHDL,SVVCSSUPPORTVERILOG,SVVCS-MXsupportsimulationonVerilogaswellasVHDL

狗达Da·2019-03-22 15:04

[FPGA]ISE-Xilinx-ML605之流水灯

一些步骤不那么详细了，可以参考前篇文章ISE14.7初次上手（Virtex-6ML605实现拨码开关LED–VHDL。

GG_band·2019-02-25 21:45

22

属性通过以下方式传递：•通用地图（VHDL）•实例化基元组件时传递的Defparams或内联参数（Verilog的）所有属性都在Xilinx库指南中作为原始组件描述的一

张凌001·2019-02-25 11:00

VHDL

VerilogHDL与VHDL均是硬件描述语言（HDL）的一种，它们存在着异同点。

千浦千钰·2019-02-03 21:00

TestBench 基本写法与框架

VHDL与Verilog语言的语法规则不同，它们的TestBench的具体写法也不同，但是应包含的基本结构大体相似，在VHDL的仿真文件中应包含以下几点：实体和结构体声明、信号

Tiger-Li·2019-01-20 09:26

FPGA基础介绍

以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。这些可编辑元件可以被用来实

青春不迷、夜半听雨·2019-01-07 19:54

程序员的-------代码的文件和路径命名规范和目录结构规划

规则经验文件、文件夹命名法用字母或下划线_开头的驼峰命名法，比较特有的名称用大驼峰命名法（A51、PHP、VHDL、Altera、Intellij、CLion），通用和常见的名称用小驼峰命名法（env、

JackIT健_686·2018-12-26 10:24

ISE 14.7初次上手（Virtex-6 ML605 实现拨码开关LED--VHDL）

以下-----废话实验室要求学习FPGA，刚刚将VHDL的基本语法和一些基础时序组合器件看完，迫不及待上手进行操作。

GG_band·2018-12-13 17:15

VHDL

标记标识符：有26个字母与数字以及下划线_组成注：必须以字母打头；不能有两个连续的_；最后一个字符不能是下划线；字母不区分大小写；最长32个字符如：正确：CLKNOT1_Q错误：3DADB-ADB_保留字：不能做标识符如：andinentityportprocess…界符:语句以;结束；注释用-；信号赋值用，=移位运算符：SLL,SLA,SRL,SRA,ROL,ROR符号运算符：+，-连接运算符：

默微·2018-10-30 00:02

Quartus II文件编译下载和USB-Blaster驱动安装

首先建立一个verilogHDLfile，单击File->New:如上图所示，选择VerilogHDLFile，当然了如果使用VHDL语言呢，就选择VHDLfile辣。

grace_fight·2018-10-07 21:18

Quartus 18 新手教程

最近需要做个小作品，用到了Quartus18，本人采用vhdl语言进行的开发，过程如下。

Unfriendly_ARM·2018-10-04 14:44

FPGA芯片选型（FPGA初学者的选择）

初学者在学习FPGA的时候，要解决的首要的问题是对数字电路技术基础知识的掌握，然后就是对硬件描述语言的掌握（veirlog或者VHDL）。至于FPGA芯片本

aoxiang_ywj·2018-10-02 00:00

Vivado使用技巧（26）：HDL编写技巧

VHDL语言的优势有：语法规则更加严格；在HDL源代码中初始化RAM组件更容易；支持package；自定义类型；枚举类型；没有reg和wire之间的混淆。

FPGADesigner·2018-08-27 16:45

VHDL赋值语句

resultrst,clk=>clk,a=>a,b=>b,dout=>temp);result<=temp;endBehavioral;其中sum模块用于计算两路输入信号之和，在时钟上升沿触发计算。仿真结果如下：

行舟人·2018-08-17 09:00

PCB设计入门

杨广帅·2018-07-29 10:10

VHDL 加法器

-用结构方法设计一个半加器。两个一位二进制数Ai和Bi相加，Si为半加器的和，Si+1为进位输出。--第一步设计低层实体:xor_gateLibraryieee;Useieee.std_logic_1164.all;Entityxor_gateisPort(Op1:instd_logic;Op2:instd_logic;Xor_result:outstd_logic);Endxor_gate;Ar

liudongdong19·2018-07-20 11:29

学习 FPGA之前的基础知识

所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。

weixin_30702413·2018-07-18 06:00

如何解决VHDL中参数化赋值：赋全0、全1、全z

VHDL中可将参数定义在generic语句中，一般是将位宽定义在此，其他参数可定义在package中。这里不做讨论。

长弓的坚持·2018-07-08 21:49

systemC入门

在硬件仿真上的语言不是很多，主流的有vhdl，verilog，systemverilog以及systemC。systemC是一种系统级语言也是一种硬件仿真的语言，它是由c++经过修改得到的。

Alex_rz·2018-06-29 09:22

quartus使用

一、使用quartus新建工程file>NewProjectwizard一直next直到芯片选型界面，在此界面中进行相应的芯片选型，选型结束之后进入总结界面，将vhdl改为verilog即可点击finish

Tristone1217·2018-06-15 13:50

教你学好FPGA，轻松快速实现工程梦

1入门首先要掌握HDL（HDL=verilog+VHDL）第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。

嵌入式资讯精选·2018-05-28 11:00

VHDL-边沿触发的加法计数器与七段数码管显示

将加法计数器的输出DOUT作为七段数码管的输入，显示计数的结果。该程序由四部分组成，分别是：加法计数器、数码管显示、通用偶数分频器、顶层调用文件。1）顶层调用文件--数码管显示--通过拨码开关控制CLK,EN,LOAD；--通过独立按键控制RST.--v1.0使用拨码开关产生时钟信号，不稳定。--v1.1增加分频器，以此产生时钟信号libraryieee;useieee.std_logic_116

Colin.Tan·2018-04-23 22:28

基于VHDL语言的一位全加器

全加器的真值表如下：该全加器程序由以下三个子程序构成1）“f_adder”全加器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENT

Colin.Tan·2018-04-23 22:53

Vivado HLS 开发步骤（高级综合）（FPGA）

Tesbench，C/C++源代码和Directives，相应的输出为IPCatalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的VHDL

图像所浩南哥·2018-04-19 20:51

中兴之痛

底层技术缺人是好几年前就知道的事情，当时我们老师几个学生的毕业设计全是应用开发，本来我们老师之前是做vhdl的哦，这估计后面的N届也不会有人做。

一个不爱吃甜品的柠檬精·2018-04-17 23:51

用vhdl写testbench文件的简单方法

Vhdl--写Testbench1六进制计数器的代码Libraryieee; useieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all

我就是666呀·2018-03-30 10:05

FPGA程序编写

用的软件是VIVADO，语言是VERILOG，还有一种是VHDL语言,都是硬件描述语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能，和C语言不同，很多是并行语句。

Sky_Lannister·2018-03-24 10:55

VHDL 实现一位全加器以及 Quartus II 初探

输入包括两个加数与一个进位信号；输出包括一个本位和与进位信号2.VHDL实现useieee.std_logic_1164.all;entityfull_adder1isport(a,b,ci:instd_logic

种子选手·2018-03-17 13:00

ORB（FAST+BRIEF）特征提取与实现——特征点提取算法分析

如何用VHDL来并行实现这一算法。请阅读本文时，记得看下一篇博文！一、前言1.摘要：图像特征的检测和提取是计算机视觉最重要的研究领域之一，ORB（OrientedFA

是否龙磊磊真的一无所有·2018-01-31 21:06

VHDL&Quartus程序常见问题汇总-记录更新

Q1:输出输入信号不能混用当一个信号被定义为输出信号之后，在固件程序中不能够再读取这个信号的值来赋给新的信号。常见的解决方法是，将输出信号换成另一个信号，直接将该信号的值赋值给输出信号。a:outb:inc:signalifwesaybassignment-->setting-->library-->将my_lib文件夹添加到目录。在需要引用的.vhd文件添加以下代码：librarymy_lib;

EE_Young·2018-01-06 19:19

ZYNQ HLS工具系列（一） HLS图像处理入门

ZYNQ开发之HLS图像处理入门HLS(HighLevelSynthesis)即高层次综合，和以前Verilog及VHDL不一样，通过它可以用C/C++、SystemC及OPENCL编写FPGA程序，实现相应功能

long_fly·2017-12-19 21:17

生活充满压力

第一周周一上午，他们在一间教室上了两个小时课，学了计算机的VHDL语言。下课老师要求他们在

凌沨·2017-12-11 00:00

VHDL：conv_std_logic_vector的用法

std_logic_arith程序包里定义的数据转换函数：conv_std_logic_vector（A，位长）--INTEGER,SINGER,UNSIGNED转换成std_logic_vector。由于参考书上都没有具体说明，本以为是将原来的数据类型按位矢量输出，结果按这种用法编写的滤波器在接实际信号时，却使用输出图像全部反色，经modelsim波形仿真之后，才发现滤波器结构是正确的，可是调用

是这耀眼的瞬间·2017-12-04 19:03

VHDL 疑难解答

VHDL的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。

黎先生你好·2017-10-31 08:35

VHDL语言testbench仿真的例子

参考：http://bbs.elecfans.com/jishu_418996_1_1.html1.源代码--六进制计数器的代码Libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycnt6isport(clr,en,clk:instd_logi

Graduate_2017·2017-10-27 21:47

FPGA与VHDL 小结

祈祷不会问到FPGA和VHDL这门课讲了什么？课时较少的缘故，仅仅浅显的讲解了FPGA与VHDL。（FPGA简介）fpga是什么？fpga现状？fpga简单的说，就是现场可编程逻辑阵列。

x_xx_xxx_xxxx·2017-10-25 18:16

VHDL一位全加器

教材：VHDL硬件描述语言与数字逻辑电路设计（第三版）软件：QuartusII要求：设计一个一位全加器，实体名称为“full_adder”,其引脚与功能如下表。

Bruin_love_Bunny·2017-10-04 13:33

VHDL加法器

教材：VHDL硬件描述语言与数字逻辑电路设计（第三版）软件：QuartusII熟悉软件基本操作，设计简单的加法器，并进行仿真实验。

Bruin_love_Bunny·2017-10-02 16:43

QuestaSim使用及Makefile命令

及GUI交互操作:1.Questasim简介： Questasim是由MentorGraphics公司推出的一款功能强大的仿真工具，支持SystemC，Verillog，SystemVerilog以及VHDL

mjwwzs·2017-09-25 21:08

代码的文件和路径命名规范和目录结构规划

点击查看规则经验文件、文件夹命名法用字母或下划线_开头的驼峰命名法，比较特有的名称用大驼峰命名法（A51、PHP、VHDL、Altera、Intellij、CLion），通用和常见的名称用小驼峰命名法（

fightfa·2017-09-08 22:13

VHDL中数据类型转换与移位(STD_LOGIC_ARITH与NUMERIC_STD)

目前写VHDL程序时，大部分人已经熟悉的库调用如下所示：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all

Setul·2017-07-19 16:33

quartus怎么仿真？Quartus II调用modelsim无缝仿真详细图文教程

QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式

佚名·2017-07-17 11:22

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ModelSim是Mentor的子公司MedelTechnology的一个出色的VerilogHDL/VHDL混合仿真软件，它属于编译型仿真器（进行仿真前必须对HDL源码进行编译），方针速度快，功能强。

大佬带带我鸭·2017-06-07 08:23

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【VHDL】VHDL设计n的全加器

1.实验任务设计并实现一个n(n=8)的全加器2.如何实现先设计出一个半加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adder_1ISPORT(A,B:INSTD_LOGIC;SO,CO:OUTSTD_LOGIC);ENDENTITYh_adder_1;ARCHITECTUREfh1OFh_adder_1ISBEGINSOain,B=>bin,

_TFboy·2017-02-28 07:46

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