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VHDL
VHDL
新手实验
EDA自学实验安排2009-02-1914:12EDA技术－自学－实验安排关于学时安排和实验内容1、一般总学时数安排在52学时左右比较合理，其中1/2为上课，1/2实验，实验内容可以分为4项内容：A、最基本的实验项目，主要用于熟悉EDA工具软件的使用，以使用EDA软件完成一些原数字电路中的电路设计，如译码器，计数器等，方法上可以用原理图输入的方法。如：【实验1】EDA软件的熟悉与使用；【实验2】1
我是Android开发者
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2020-07-29 02:23
FPGA设计—
VHDL
语言篇(1) 模块例化
关于模块例化有两种方式，一种是通过声明，在进行例化，另一种是直接进行例化操作，第一种可以通过configuration进行配置，便于统一管理配置，第二种调用方便，但不能通过configuration进行配置，不利于日后配置结构体。声明：componentport(port1;[port2];...);endcomponent例化：:portmap(port1,[port2],...);直接例化：:
wyf100
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2020-07-29 00:39
VHDL
FPGA开发
【
VHDL
】
VHDL
实现同步置数，异步复位的D触发器设计
同步置数，异步复位的D触发器设计程序`LIBRARYieee;USEieee.std_logic_1164.all;ENTITYDISPORT(clk,R,S:INSTD_LOGIC;D:INSTD_LOGIC_vector(3downto0);Q:OUTSTD_LOGIC_vector(3downto0));ENDentity;ARCHITECTUREoneOFDISBEGINPROCESS(c
tony_yu_to
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2020-07-28 23:02
VHDL
设计一个同步清零的JK触发器
1、设计一个同步清零的JK触发器，其引脚名称和逻辑功能如下表所示。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYjkISPORT(clk,clr,j,k:INSTD_LOGIC;q,nq:bufferSTD_LOGIC);ENDjk;ARCHITECTUREarjkOFjkISBEGINPROCESS(clk)isBEGINIF(clk'EVENTAND
阳光大男孩!
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2020-07-28 22:00
VHDL
VHDL
代码心得2-电子钟
这两天一直在做
VHDL
大作业，先是写了大作业的基础部分-时钟，这部分还是比较简单的，主要是写两个事情，一个是数码管的驱动，一个是时钟高雅的二十四进制和六十进制。
大笨象又大又笨
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2020-07-28 21:04
VHDL
数字时钟设计
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk,clr,en:instd_logic;sec0,sec1:outstd_logic_vector(3downto0);co:outstd_logic);endsecond;architecturesecofseco
weixin_37328901
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2020-07-28 20:00
VHDL
逻辑电路设计：倒车雷达项目
硬件描述语言选择
VHDL
，该工程在CycloneII型芯片上进行验证。12.12更新模块的设计框图，更容易理解。12.14Important扬声器模块设计修改！
weixin_34387468
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2020-07-28 19:58
FPGA学习：
VHDL
设计灵活性&不同设计思路比较
概要由于
VHDL
编程实现数字电路具有很高的灵活性，为多种不同的思路编写实现同一种功能提供了可能。
Rank92
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2020-07-28 19:25
VHDL
学习：利用Quartus自带库3步快速完成状态机
初学者利用
VHDL
实现状态机比较生疏的情况下，可以调出该模板，适当修改即可。本文将描述如何利用Quartus自带库调出状态机模板，并适当修改完成状态机。
weixin_34050005
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2020-07-28 18:50
RTL基本知识：全加器设计（
VHDL
）
【设计要求】使用层次化设计方法，用
VHDL
语言设计四位二进制全加器，并进行仿真。
自我修炼的小石头
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2020-07-28 16:53
VHDL
硬件描述语言实现数字钟
--
VHDL
上机的一个作业，程序太长实验报告册上写不下了。于是就在博客上留一份吧。
weixin_30302609
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2020-07-28 16:19
VHDL
数据类型 &自定义数据类型
VHDL
数据类型
VHDL
是一种强数据类型语言。要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。
weiweiliulu
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2020-07-28 15:45
FPGA
记录我的
VHDL
之路（三）
--/***************************************--**THISFILEFORADC_TLC2543MODULE--**有限状态机练习--**BYYANGHUIDONG--**DATE20.1.2015--***************************************/LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;
Yang_Hui_Dong
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2020-07-28 10:48
HDL
VHDL
配置语句
VHDL
配置（Configuration）语句描述层与层之间的连接关系以及实体与构造体之间的对应关系。设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。
sdbzlh
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2020-07-28 10:03
FPGA
第三章
VHDL
语言的基本结构
VHDL
语言的基本结构一、
VHDL
设计简述
VHDL
主要用于描述数字系统的结构、行为、功能和接口。
～LIUMINXUAN
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2020-07-28 04:13
EDA
EDA与
VHDL
作业（1）
提要：该系列的文章都是记录现在学校开的课程“EDA技术与
VHDL
”，书是潘松编写的第四版。
Nickee-Lin
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2020-07-27 23:49
FPGA-VHDL
VHDL
三段式状态机
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;--导入程序中用到的库entityreadoutisport(clk,rst_n:instd_logic;clk100M:instd_logic;ack,dck:instd_logic;s1,s2,s3,
李家之宝树
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2020-07-27 19:53
关于状态机 一段式 二段式 三段式 (网上资料搜集)
初学FPGA时学的是verilog,看夏宇闻的书上状态机的例子使用的一段式,当然他没有说明这种写法是一段式,当时觉得挺简单明了.后来用
VHDL
,看的一本E文的书上,状态机的例子是典型的二段式(作者也没说明这是两段式
a14730497
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2020-07-27 18:21
FPGA
十进制计数器的设计
目的1.掌握
VHDL
语言的时序逻辑电路的设计方法；2.掌握计数器的设计方法。内容设计并实现一个带有异步复位、同步时钟使能的十进制计数器。
Lower_Lamb
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2020-07-27 18:14
EDA
【
VHDL
】同步复位、置位的D触发器设计
题目描述：用
VHDL
语言设计一个同步复位、置位的D触发器原理：D触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。
明天又是周六了
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2020-07-27 17:24
VHDL
实现优先排队电路
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypaiduiisport(a,b,c:instd_logic;aout,bout,cout:outstd_logic);endentitypaidui;architectureartofpaiduiissignalouts:std_logic_ve
joy ding
·
2020-07-27 14:35
优先排队
VHDL
VHDL
八位全加器的设计
VHDL
编程语言八位全加器的设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER4BISPORT
joy ding
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2020-07-27 14:35
vhdl
vhdl
综合设计项目总结—倒车雷达项目设计
总体方案设计1.设计思路于分析（1）对设计目标的认识本次综合设计是要设计一个倒车雷达的装置，倒车雷达的主要作用是在汽车倒车时，利用车尾的超声波模块向四周发送超声波，超声波在接触到障碍物时反射信号，被超声波模块所接收，模块根据超声波发送和返回之间的时间差以及超声波传输的速度，就能计算出车体和障碍物之间的实际距离。对于不同的距离，产生不同的声音来提醒驾驶员，使停车更加容易，更加安全。本次实验要求能够根
Arielwyy
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2020-07-27 12:22
课程学习
【短道速滑二】古老的基于亮度平均值的自动Gamma校正算法。
AutoGammaCorrection，找到一个比较古老的代码，详见：https://github.com/PedramBabakhani/Automatic-Gamma-Correction，配套的代码使用
VHDL
Imageshop
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2020-07-26 12:00
object "std_logic" is used but not declared
Q1：
VHDL
erroratminute.vhd(10)：object"std_logic"isusedbutnotdeclared或者
VHDL
erroratminute.vhd(32)：can'tdeterminedefinitionofoperator
jobszheng5
·
2020-07-16 01:28
FPGA
分频电路(偶分频、奇分频）
在时序电路设计中，几乎所有的信号都需要依靠时钟向前传递，因此在进行
VHDL
开发前需要确定所需的时钟频率。偶数分频电路偶数倍分频是最简单的一种分频模式，可通过计数器来实现，有多种实现方法。
在路上的少年
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2020-07-15 22:46
FPGA
嵌入式设计复习题
(×)3.
VHDL
的基本单元描述不包括库。(×)4.嵌入式ARM架构的嵌入式处理器同时支持大端、小端（Big/Little-Endian）数据类型。(×)5.ARM9TDMI中的T代表增强型乘法器。
cometwo
·
2020-07-15 21:41
2013
按键消抖原理及
VHDL
代码实现
按键消抖原理及
VHDL
代码实现按键抖动原理如上图所示，当我们按下FPGA上的button键之后，我们理想的状态如黑线所示，但是实际的情况是如红线所示，会有几次的来回抖动，然后才会变得稳定。
Somnus_z
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2020-07-15 18:21
VHDL
初级
VHDL
中按键消抖的一种方法--延时性消抖
VHDL
中按键消抖的一种方法--延时性消抖在本例子中,input是按键的输入，output是消抖之后的按键输出是clk经历8个上升沿之后就让output输出一个CLK周期的高电平！
liuyixin01
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2020-07-15 14:59
硬件电路设计
【ARM杯】关于Modelsim仿真出现“Unknown identifier: unisim”错误的解决办法
/xilinx/
vhdl
/unisim".#Nosuchfileordirectory.#ERROR:serial.
vhdl
(8):Library
harderandbetter
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2020-07-15 11:52
一些技巧
ARM杯
VHDL
中间信号的使用
在模块化程序设计中，系统模块包括模块A、模块B等等。当你想要将模块A中某一信号的输出当做整个系统模块输出，但这一信号同时又是模块B的输入时，方法是在系统模块中加入一个中间信号变量。例如模块A的输出信号为yi，只需在系统模块中声明一个信号如di，将yi的值赋给di，最后把di作为系统输出，yi作为模块B的输入即可。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useI
行舟人
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2020-07-15 10:51
Vivado Hls 设计流程总结
Tesbench，C/C++源代码和Directives，相应的输出为IPCatalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的
VHDL
钱小波
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2020-07-15 06:44
高级综合
C/C++
vivado设计流程
vivado设计流程分为三部分，输入、综合、实现输入可以为verilog/
VHDL
的.v文件和.vhd文件。综合用到第三方网表EDIF文件和.xdc的约束文件。
魔亦有道
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2020-07-15 01:53
Zedboard学习
vivado入门与提高
Vivado HLS设计流程及实例演示
1、传统的RTL设计流程传统用于FPGA设计的方法都是基于RTL描述的，RTL即基于Verilog/
VHDL
等硬件描述语言直接对所需要实
whustxsk
·
2020-07-14 19:43
Vivado
HLS
国内数字IC设计、数字前端校招要求(华为紫光复旦微)
岗位要求1、微电子、计算机、通信工程、自动化、电磁场等相关专业；2、符合如下任一条件者优先：（1）熟悉
VHDL
/Verilog、SV
king阿金
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2020-07-14 18:54
vivado2018【工程的建立以及原理图设计方法】
创建工程就不说了，直接从添加工程文件开始点击+号添加设计文件点击+号或者下方的createfile文件类型为
VHDL
重复添加多个文件，finish编辑
VHDL
代码写了一个简单的逻辑门代码，注意语法，实体端口定义的最后一个端口没有分号
Jakcia
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2020-07-14 14:20
EDA工具
Vivado 快速合并两个工程
一个工程中有的源文件可以分为三类：子模块的源文件（.v、.
vhdl
等）使用
hb_wxz
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2020-07-14 11:20
IC前端设计工程师
IC前端设计指逻辑设计，前端主要负责逻辑实现，通常是使用verilog/
VHDL
之类语言，进行行为级的描述，当然，也会要使用一些仿真软件；IC后端设计指物理设计，主要负责将前端的设计变成真正的schematic
bleauchat
·
2020-07-14 08:33
IC设计相关
Vivado使用技巧（1）：综合策略与设置的选择
Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持SystemVerilog2012、Verilog2005、
VHDL
2008、混合语言中的可综合子集，以及XDC
bleauchat
·
2020-07-14 08:32
vivado使用相关
Vivado使用技巧（22）：综合策略与设置的选择
Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持SystemVerilog2012、Verilog2005、
VHDL
2008、混合语言中的可综合子集，以及XDC
FPGADesigner
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2020-07-14 04:11
FPGA
【
VHDL
】八三编码器
八三编码器**方法一：**使用IF语句程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYENCODERISPORT(IN1:INSTD_LOGIC_VECTOR(7DOWNTO0);OUT1:OUTSTD_LOGIC_VECTOR(2DOWNTO0));END;ARCHITECTUREONEOFENCODERISBEGINPROCESS(IN1)BEG
tony_yu_to
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2020-07-13 21:11
EDA
VHDL
设计一个同步置数、异步清零的D触发器
设计一个同步置数、异步清零的D触发器，其引脚名称和逻辑功能如下表所示。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdddddISPORT(clk,set,clr,d:INSTD_LOGIC;q,nq:OUTSTD_LOGIC);ENDddddd;ARCHITECTUREardOFdddddISBEGINPROCESS(clk,set,clr,d)isB
阳光大男孩!
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2020-07-13 20:34
VHDL
基于FPGA的信号发生器
使用的Verilog,学过
VHDL
，但是不熟悉。接下来的几篇文章都是关于FPGA的。转眼就到大四了。以后准备找FPGA的工作。
weixin_42757674
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2020-07-13 20:59
FPGA
实验三 组合逻辑电路的
VHDL
设计
一、实验目的熟悉QuartusⅡ的
VHDL
文本设计过程，学习简单组合逻辑电路的设计、仿真和测试方法。二、实验内容1.基本命题完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤。
weixin_33739646
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2020-07-13 17:43
实验六 序列信号检测器的
VHDL
设计
一、实验目的（1）进一步熟悉QuartusII软件和GW48-PK2S实验系统的使用方法；（2）用状态机实现序列检测器的设计，了解一般状态机的设计与应用二、实验内容1.基本命题利用QuartusII实现一个8位的序列检测器设计；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证设计电路对给定序列的检测功能。2.扩展命题在上述设计基础上，通过修改设计，实现以最简便的预置方法，获得n位序列检测器的功能
weixin_33701564
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2020-07-13 17:45
VHDL
时序逻辑器件学习笔记
Contents1.触发器的设计1.1基本D触发器的设计1.1.1几种不同的上升沿触发检测方式1.2异步复位与时钟使能的D触发器1.3同步复位控制的D触发器2.锁存器的设计2.1基本的锁存器2.2含有清零控制的锁存器3.计数器的设计3.1简单的四位二进制加法计数器3.2带有异步复位和同步加载功能的十进制加法计数器4.移位寄存器的设计5.实验题目1）设计一个带计数使能、进位输出、预置数及同步清0的增
杨学学
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2020-07-13 10:32
VHDL学习笔记
基于
VHDL
的四路抢答器设计（程序）
libraryieee;useieee.std_logic_1164.all;useieee.numeric_std.all;entitycarrieisport(CLK:std_logic;--扫描脉冲host:instd_logic;--主持人信号answer:instd_logic_vector(3downto0);--抢答信号light:outstd_logic_vector(3downt
cometwo
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2020-07-13 03:27
单片机笔记
实验四 时序逻辑电路的
VHDL
设计
一、实验目的熟悉QuartusⅡ的
VHDL
文本设计过程，学习简单时序逻辑电路的设计、仿真和测试方法。二、实验1.基本命题用
VHDL
文本设计触发器，触发器的类型可任选一种。
weixin_34161083
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2020-07-12 23:16
IC设计流程(zz)
1.使用语言：
VHDL
/verilogHDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
weixin_30677073
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2020-07-12 06:47
子程序调用语句
从硬件的角度讲，一个子程序的调用类似于一个元件模块的例化，也就是说，
VHDL
综合器为子程序的每一次调用都生成一个电路逻辑块，所不同的是，元件的例化将产生一个新的设计层次，而子程序调用只对应于当前层次的一部分
liyunguo158
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2020-07-11 11:01
VHDL
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