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VHDL
Testbench（激励）文件的编写：
编写testbench文件的主要目的是为了对使用硬件描述语言（VerilogHDL或者
VHDL
）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。
Paul_Yu_Zhang
·
2020-08-07 11:00
FPGA
FPGA Design with MATLAB,Part 1:Why Use MATLAB and Simulink
简介HDL代码可以来自于MATLABfunction、Simulink模型和StateFlow，能够产生可以综合的
VHDL
或者VerilogRTL级代码，以用于目标FPGA或者ASIC硬件。
吉大秦少游
·
2020-08-06 10:28
硬件逻辑与硬件描述
matlab
HDL
Coder
Vivado HLS常用优化命令介绍
HLS简介XilinxVivadoHLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言（如Verilog或
VHDL
语言）编写的RTL级硬件逻辑，目的是为了让软件工程师将算法快速部署在FPGA上。
louvinci
·
2020-08-05 13:30
Vivado HLS(High-level Synthesis)笔记一：HLS基本流程
前言实验室项目需要，需要将在服务器段跑出的网络参数配置到FPGA上，一种方法是直接利用verilog或者
vhdl
直接去写一个网络的前向传播模型，另一种就是用C/C++来描述网络的前向传播模型，然后利用Vivado
月臻
·
2020-08-05 13:31
SNN（Spiking
Neural
Network
脉冲神经网络）
一个简单的用户接口转axi lite接口读写BRAM的例子
首先借用开源的axi_master模块，首先我用XHDL工具把
VHDL
转成了Verilog，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。
请叫我冻冻
·
2020-08-05 13:52
FPGA
verilog
axi
lite
Vivado中xilinx_courdic IP核(求exp指数函数)使用
由于Verilog/
Vhdl
没有计算exp指数函数的库函数，所以在开发过程中可利用cordicIP核做exp函数即e^x值；但前提要保证输入范围在（-pi/4—pi/4）在cordic核中e^x=sinh
asd741853
·
2020-08-05 12:56
基于FPGA的按键扫描程序
但是单片机程序的编写通常都采用C写，也有用汇编，而FPGA却是采用
VHDL
或者Verilog这种硬件描述语言来编写。初次利用
VHDL
编写控制程序，最开始就有点反应不过来了。
weixin_30426065
·
2020-08-05 04:15
Modelsim中添加针对
VHDL
仿真的altera库
1、在Modelsim安装路径下面建立altera文件夹用来存放编译的库文件,并在altera文件夹里建立src文件夹用来存放库的源文件。2、将库的源文件复制到刚建立好的src文件夹：库的源文件在quartus安装目录里如我的为：C:\altera\13.1\quartus\eda\sim_lib一般只需要复制常用的几个库就可以了，如：220model.v，220model.vhd，220pack
ISimle
·
2020-08-05 03:49
用
VHDL
语言实现一个时延模块，可以满足任意时钟周期的时延。代码如下：
用
VHDL
语言实现一个时延模块，可以满足任意时钟周期的时延。
ISimle
·
2020-08-05 03:18
用
VHDL
语言实现任意奇数分频，代码如下：
用
VHDL
语言实现任意奇数分频，代码如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;entityOdiv_freqisgeneric
ISimle
·
2020-08-05 03:18
基于
VHDL
语言、状态机的序列信号发生器的实现
文章目录一、实验平台二、实验描述三、相关代码1、主代码2、仿真文件(testbench)3、分频相关代码三、仿真结果一、实验平台1、Basys3开发板；2、Vivado2017.4开发环境；3、
VHDL
I‘m Xiao贺
·
2020-08-04 22:00
FPGA
计组实验：使用QuartusII的基本步骤
暂时还没记住步骤，老是要翻指南太麻烦了，写个BLOG过一下步骤方便之后忘了看吧(●’◡’●)写代码编译：先创建一个工程~注意每个工程要对应新建一个文件夹然后New那里NEW个
VHDL
文件来写对应代码，Save
Poki喵
·
2020-08-04 21:52
计组
硬件编程语言和编程器件
VerilogHDL与
VHDL
区别【1】：
VHDL
——VHSIC(VeryHighSpeedIntegratedCircuit)HDL，由美国DOD支持开发的HDL，1987年成为IEEE1076-1987
syzheng500
·
2020-08-04 18:55
硬件编程
Quartus系列：Quartus II 原理图调用ModelSim进行仿真
并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示:绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示:因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者
VHDL
Jessica_2017
·
2020-08-04 18:11
Quartus
II
VHDL
有限状态机设计例子分析
目录1.
VHDL
状态机的一般形式2.Moore有限状态机的设计3.序列检测之状态机设计前言：有限状态机机器设计技术是使用数据系统设计中的重要组成部分，也是实现效率高，高可靠和速度控制逻辑系统的重要途径，
冷暖自知_源
·
2020-08-04 16:24
VHDL学习笔记
基于
VHDL
语言的状态机设计
基于
VHDL
语言的状态机（FSM）设计状态机(FiniteStateMachine,FSM)状态机的组成:如图所示状态机的种类：Mealy型：当前状态、当前输入相关Moore型：仅当前状态相关
VHDL
代码结构
泸州月
·
2020-08-04 16:47
FPGA程序设计
用
VHDL
实现有限状态机
背景在数字系统中，有两种基本类型的电路。第一类是组合逻辑电路。在组合逻辑电路中，输出仅依赖于输入。组合逻辑电路的例子包括加法器，编码器和多路复用器。例如，在加法器中，输出只是输入的总和;无论以前的输入或输出是什么都没有关系。第二种类型的数字逻辑电路是时序逻辑电路。在顺序逻辑电路中，输出不仅取决于输入，还取决于系统的当前状态（即输出值和任何内部信号或变量）。顺序逻辑电路的复杂程度不同于简单的计数器，
李家之宝树
·
2020-08-04 13:54
状态机的
VHDL
设计
状态机的基本三要素：状态，输入条件，输出状态机的分类：根据状态数：无限状态机（InfiniteStateMachine,ISM）；有限状态机（FiniteStateMachine,FSM）逻辑状态的设计一般是有限状态机。根据信号输出方式：Moore型：同步输出状态机，输出仅和当前状态有关，输入的变化需要等待时钟信号的到来；Mealy型属于异步输出状态机，其输出是当前状态和所有输入信号的函数，他的输
Echo_Master
·
2020-08-04 12:38
硬件学习巴拉巴拉
FIR滤波器的四种实现方式及性能比较【
VHDL
+MATLAB】
EE323DSDProjectReportIntroduction:Inthisproject,wereviewtheknowledgewelearntinthedigitalsignalprocess.ThenweuseMATLABtogeneratethefiltercoefficientsandconvertthemintobinary.Weusesomeaddedsinwavewithdi
ourhonor
·
2020-08-04 10:35
Xilinx FPGA中使用PicoBlaze处理器软核
PicoBlaze非常小，只有一个
VHDL
/Verilog文件，KCPSM6在FPGA中只需要26块逻辑单
xddc
·
2020-08-04 08:25
FPGA
15年后重新使用FPGA
只认识modul，begin，其他一概不知了，原来使用的是
VHDL
语言，现在的都是Verilog语言，没有办法开始啃书吧！paremeter定义参数，相当于C中的define，不知道对不对。
JohnCage
·
2020-08-04 06:55
FPGA
Verilog-AMS &
VHDL
-AMS
Verilog-AMS和
VHDL
-AMS出现还不到4年，是一种新的标准。
qinxi
·
2020-08-03 20:24
CMOS
tech
SOPC
DSP Builder
AlteraDSPBuilder将TheMathWorksMATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与
VHDL
综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成
hkzy2001
·
2020-08-03 17:20
FPGA
matlab
算法
开发工具
工具
tcl
fft
[难题2]
VHDL
定义的信号/变量溢出了，FPGA会怎么处理
Q/T/A/TC：Question/Thinks/Answer/TestCaseQ：
VHDL
中，变量溢出fpga会怎么操作？？
baowxz
·
2020-08-03 15:46
难题解决
Lattice专栏
几种常见语言中if条件语句的格式
语句1;}elseif(条件2){语句2;}elseif(条件3){语句3;}...else{语句n;}Pythonif条件1:语句1elif条件3:语句2elif条件2:语句3...else:语句n
VHDL
if
使君杭千秋
·
2020-08-02 16:19
数据库
高等程序设计
编程语言
EDA与
VHDL
作业（2）
（唉呀，这样的记录，好无聊啊，以后多记录点代码吧）1.
VHDL
中有哪三种数据对象，详细说明它们的功能特点以及使用方法，举例说明数据对象与数据类型的关系数据对象有常数，变量，信号三种。
Nickee-Lin
·
2020-08-01 12:34
FPGA-VHDL
编程-语言
数据
class
阅读
对象
EDA与
VHDL
作业（5）- 1
题目：设计一个异步清零、同步时钟使能和异步数据加载型8位二进制加法计数器。LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYBIT8ISPORT(CLK,CLR,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(7DOWNTO0);--8位预置数DOUT:OUTST
Nickee-Lin
·
2020-08-01 12:34
FPGA-VHDL
基于
VHDL
的数字钟设计
这个是以前的一个作业，当时写的比较用心（感觉胸前的红领巾更鲜艳了）。先贴个程序有时间就再写写详细的设计思路吧！（哼，不信你还会继续写。。。）工程结构如下：下面分部贴上程序1.模块综合-------------------------------------------------------数字钟---------------------------------------------------
stdEnable
·
2020-08-01 02:36
Others
VHDL
中txt文件的读写
在对
VHDL
代码进行ModelSim仿真的时候，如果测试一个比较简单的功能，比如简单地测试一个IPCore，那么我们只需要signalName'0');elsehs_i<='1';dv_i<='1'
正义的龍7
·
2020-07-31 19:07
VHDL
单片机中的数据存储器ram
每个单元由若干三进制位构成，以表示存储单元中所存放的数值，这种结构和数组的结构非常相似，故在
VHDL
语言中，通常是由数组描述存储器。存储器是用来存储程序和各种数据信息的记忆部件。
EVERSPIN
·
2020-07-30 22:20
verilog
VHDL
显示display && 读写文件
系统任务也属于行为级建模，系统任务的调用要出现在initial与always结构中。所有的任务都已$开头。1、$display,$write用于信息的显示和输出。其中，%b或%B二进制%o或%O八进制%d或%D十进制%h或%H十六进制%e或%E实数%c或%C字符%s或%S字符串%v或%V信号强度%t或%T时间%m或%M层次实例\n换行\t制表符\\反斜杠\\"引号”\%%百分号%调用方式：eg：$
weixin_41967965
·
2020-07-30 17:38
FPGA开发
Linux环境下学习
VHDL
语言，用GHDL+GTKWave！
转自：http://hi.baidu.com/df_xyz/item/d90f6b0fee851e39f2eafcee最近学习
VHDL
语言，老师告诉我们可以使用Quartus这个软件。
iteye_10993
·
2020-07-30 15:15
明德扬点拨FPGA高手进阶 第一章 软件介绍及安装
1.QuartusII1.1QuartusII介绍QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、
VHDL
、VerilogHDL以及AHDL（AlteraHardware支持
gjlkgln4534
·
2020-07-30 15:57
看思维导图：一文带你学Verilog HDL语言
最为流行的硬件描述语言有两种VerilogHDL/
VHDL
，均为IEEE标准。VerilogHDL具有C语言基础就很容易上手，而
VHDL
语言则需要Ada编程基础。另外Verilog
嵌入式资讯精选
·
2020-07-30 13:10
FPGA开发流程和开发前必备知识（Altera芯片 Verilog开发语言）
2、设计输入：设计开始，首先利用EDA工具的文本或者图形编辑器将设计者的设计意图用文本方式（如Verilog、
VHDL
程序）或者图形方式（原理图、状态图等）表达出来。
理实交融
·
2020-07-30 05:57
FPGA
一周掌握 FPGA
VHDL
Day 5
今天给大侠带来的是一周掌握FPGA
VHDL
Day5，今天开启第五天，带来常用电路的
VHDL
程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
fpga
一周掌握 FPGA
VHDL
Day 6
今天给大侠带来的是一周掌握FPGA
VHDL
Day6，今天开启第六天，带来
VHDL
仿真。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
一周掌握 FPGA
VHDL
Day 3
今天给大侠带来的是一周掌握FPGA
VHDL
Day3，今天开启第三天，下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
一周掌握 FPGA
VHDL
Day 4
今天给大侠带来的是一周掌握FPGA
VHDL
Day4，今天开启第四天，带来状态机在
VHDL
中的实现。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
fpga
一周掌握 FPGA
VHDL
Day 7 暨汇总篇
今天给大侠带来的是一周掌握FPGA
VHDL
Day7，今天开启第七天，带来
VHDL
综合。由于综合内容篇幅较短，本篇也带来一周的汇总篇，话不多说，上货。
FPGA技术江湖
·
2020-07-29 23:02
FPGA学习系列
CRC校验码的
VHDL
代码
转自：http://zhangxun0712.blog.163.com/blog/static/8007301200832304247543/首先介绍一个不错的CRC校验的网站，http://www.easics.com/webtools/crctool现在估计所有的工程应用均来自该网站生成的代码。使用方便。但是该网站的代码不易于CRC的学习和研究，但是保证是对的，工程实践证明。现在将我的研究成果
makebuaa
·
2020-07-29 21:07
容错设计
基于FPGA的多人表决器（
VHDL
）
七人表决器，外加按键，LED灯和数码管显示。相应外设的功能：按键：表决通过人数（注意按键一般是按下为0，设计程序是需要注意逻辑）LED：当4人以上通过即表示通过决议，LED灯亮。数码管：显示通过的人数libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;--
weixin_44891114
·
2020-07-29 12:25
七人表决器
VHDL
代码
**七人表决器
VHDL
代码libraryieee;useieee.std_logic_1164.all;entityvoter7777isport(vote:instd_logic_vector(6downto0
ε仙女大佬з
·
2020-07-29 11:24
The First Day——暨三人表决器的
VHDL
实现
很遗憾，大三了，才有机会写自己的第一篇所谓技术博客，对于csdn也是慕名已久。身边的很多大牛都随时记录技术小发现，公之到博客，自己觉得这样的形式，是对于技术的热爱和探讨，随手记录从而得到更多的发现，对于技术的长进和提高也是一个极好的手段。这三年来学过很多东西，其实发现过很多值得纪念和书写的技术发现，却都被自己忽略而为有所记录。大学也过了快三年，看到自己日益枯竭的创造力，徘徊在保研还是考研抉择的苦逼
Iceman-noheart
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2020-07-29 09:26
PLD编程（VHDL）
FPGA设计分享
用的较多的硬件描述语言是
VHDL
和Verilog。其中verilog用的更多。FPGA设计需要熟悉芯片的资源（主要是ip核），综合工具仿真工具的使用，理解时序和数字电路，还有就是硬件描述语言。
玩转deeplearning
·
2020-07-29 06:03
FPGA
FPGA学习——使用Quartus II+
VHDL
编写数据选择器和奇偶统计校验器并进行波形仿真
数据选择器先大致说一下入门时老师会让编写的数据选择器的原理：数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器用图来解释更直观：接下来，我们也来做一个用
VHDL
core_lee
·
2020-07-29 05:41
FPGA
VHDL
设计触发器和锁存器
D触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdtriggerISPORT(d,clk:INSTD_LOGIC;q,dq:OUTSTD_LOGIC);ENDdtrigger;ARCHITECTUREdtrigger_behaviorOFdtriggerISBEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')T
zy010101
·
2020-07-29 03:47
硬件描述语言VHDL
Quartus-II 全加器的设计
半加器设计过程链接：http://blog.csdn.net/zhengqijun_/article/details/53284245下面全加器的设计采用层次结构的
VHDL
程序
zhengqijun_
·
2020-07-29 03:58
FPGA
VHDL
一、
VHDL
描述由两大部分组成（1）实体：以关键字ENTITY引导，ENDENTITY结尾的语句部分。
zhengqijun_
·
2020-07-29 03:26
FPGA
VHDL
细节笔记（含std_logic Libraries标准库的技术手册）
1.others=>'0'是什么意思？q'0');表示将q的所有位赋值为0，当q位数较多时比较方便。。。2.if(clk’eventandclk=‘1’)是什么意思？信号属性函数：用来得到有关信号的行为功能信息;信号‘event：当前的一个相当小的时间间隔内有信号事件发生,则返回’true’,否则返回‘false’;3.关于conv_std_logic_vector和conv_integer这两个
iYUNDI
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2020-07-29 02:33
VHDL
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