VIVADO

13，vivado set up debug报错

IP_Flow19-3805]FailedtogenerateandsynthesizedebugIPs.errorcopying"e:/............TOP.runs/impl_1/.Xil/Vivado
Belle710·2023-09-01 12:40

FPGA可重配置原理及实现（2）——要求与标准

在本文中我们将继续介绍可重配置原理的要求与标准二、可重配置的要求1、可重配置要求使用Vivado2
apple_ttt·2023-08-31 23:54

基于FPGA的图像sobel边缘提取算法开发,包括tb测试文件以及matlab验证代码

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序
简简单单做算法·2023-08-31 10:04

FPGA优质开源项目 – UDP万兆光纤以太网通信

Vivado工程代码结构和之前开源的《UDPRGMII千兆以太网》类似，只不过万兆以太网是调用了Xilinx的10GEthernetSubsystemIP核实现。
cjx_csdn·2023-08-31 10:31

从C（或汇编代码）到risc-v机器码：将risc-v的gcc编译结果转换为vivado可读取的.mem文件

RV编译器使用方法第一步安装RVGCC参考文献：https://blog.csdn.net/qq_35553265/article/details/91324754在学习riscv架构的时候必须会使用到相关指令来测试逻辑是否正常，而手写机器码是一个很痛苦的过程，而使用gcc进行编译生成相应的指令是一个方便的方法，而很多同志在刚开始学习是在windows环境，所以，本文介绍了riscv的gcc在wi
牧童487·2023-08-31 04:38

BRAM资源不够用？不怕！这里有FPGA BRAM省资源小秘招！

今天分享一下BRAM资源使用优化策略，以Vivado的BlockMemoryGenerator为例。1、Distr
FPGA狂飙·2023-08-30 21:42

FPGA GTX全网最细讲解，aurora 8b/10b协议，HDMI板对板视频传输，提供2套工程源码和技术支持

GTX发送接口GTX接收接口GTXIP核调用和使用4、设计思路框架视频源选择IT6802解码芯片配置及采集动态彩条视频数据组包GTXaurora8b/10b数据对齐视频数据解包图像缓存视频输出5、第1套vivado
9527华安·2023-08-30 18:03

Zynq GTX全网最细讲解，aurora 8b/10b编解码，OV5640摄像头视频传输，提供2套工程源码和技术支持

的参考时钟GTX发送接口GTX接收接口GTXIP核调用和使用4、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条视频数据组包GTXaurora8b/10b数据对齐视频数据解包图像缓存视频输出5、vivado
9527华安·2023-08-30 17:58

VIVADO下载过程以及【卡在optimize disk usage】的解决办法

VIVADO下载过程以及【卡在optimizediskusage】的解决办法一.前言二.VIVADO下载步骤三.可能遇到的问题一.前言首先说明的是vivado下载并不难，只是因为它的软件包过于庞大，多达
雪中奇侠·2023-08-30 13:24

[FPGA IP系列] BRAM IP参数配置与使用示例

FPGA开发中使用频率非常高的两个IP就是FIFO和BRAM，上一篇文章中已经详细介绍了VivadoFIFOIP，今天我们来聊一聊BRAMIP。
FPGA狂飙·2023-08-29 08:27

基于Xilinx artix 7的FPGA高级应用（二）：千兆以太网通信（原理篇）

本项目是基于XilinxArtix7XC7A35T芯片以太网芯片选用的是RTL8211EGPHY芯片MAC和PHY接口标准是GMII开发工具是vivado2018.3FPGA高级应用（二）千兆以太网通信
电磁场与无线技术·2023-08-29 05:41

FPGA GTX全网最细讲解，aurora 8b/10b协议，OV5640板对板视频传输，提供2套工程源码和技术支持

GTX发送接口GTX接收接口GTXIP核调用和使用4、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条视频数据组包GTXaurora8b/10b数据对齐视频数据解包图像缓存视频输出5、第1套vivado
9527华安·2023-08-28 09:48

【Vivado HLS学习之CORDIC算法的实现】

【VivadoHLS学习之CORDIC算法】先抛出一个问题：在FPGA上怎么实现三角函数sin，cos的计算？以sin为例，在计算机上实现sin函数可以用泰勒展开来近似。sin(x)≈x−x33!
Fyra-BH·2023-08-28 04:55

HLS实现CORDIC算法计算正余弦并上板验证

硬件：ZYNQ7010软件：MATLAB2019b、Vivado2017.4、HLS2017.4、SystemGenerator2017.41、CORDIC算法计算正余弦  CORDIC算法详细分析网上有很多资料
Chenxr32·2023-08-28 04:55

基于FPGA的FIR低通滤波器实现(附工程源码)，matlab+vivado19.2+simulation

基于FPGA的FIR低通滤波器实现(附工程源码)文章目录基于FPGA的FIR低通滤波器实现(附工程源码)前言一、matlab设计FIR滤波器，生成正弦波1.设计FIR滤波器1.生成正弦波.coe二、vivado1
学习ing的青年·2023-08-27 20:06

基于FPGA的Lorenz混沌系统verilog开发,含testbench和matlab辅助测试程序

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将vivado的仿真结果导入到matlab显示三维混沌效果：2.算法运行软件版本vivado2019.2matlab2022a3
简简单单做算法·2023-08-26 16:47

FPGA GTX全网最细讲解，aurora 8b/10b协议，OV5640摄像头视频传输，提供2套工程源码和技术支持

的参考时钟GTX发送接口GTX接收接口GTXIP核调用和使用4、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条视频数据组包GTXaurora8b/10b数据对齐视频数据解包图像缓存视频输出5、vivado
9527华安·2023-08-26 08:59

FPGA采集IT6802视频HDMI输出，提供两套工程源码和技术支持

开发板：Kintex7板子；开发环境：vivado2019.1；输入：IT6802解码的HDMI视频流；输出：HDMI；提供两套工程：第一套：IT6802采集后直接环出显示；第二套：IT6802采集后经
9527华安·2023-08-26 08:58

FPGA GTX全网最细讲解，aurora 8b/10b协议，HDMI视频传输，提供2套工程源码和技术支持

的参考时钟GTX发送接口GTX接收接口GTXIP核调用和使用4、设计思路框架视频源选择IT6802解码芯片配置及采集动态彩条视频数据组包GTXaurora8b/10b数据对齐视频数据解包图像缓存视频输出5、vivado
9527华安·2023-08-26 08:27

【FPGA】 3-8译码器 —— 组合逻辑 | 熟悉语法及开发环境

文章目录1.设计输入2.分析综合3.功能仿真4.板爷调试继续熟悉基于vivado的FPGA开发流程。。
浮光 掠影·2023-08-26 02:00

vivado简单工程

创建vivado工程1选择设备（boardu50）2添加source文件，这里以mut2.v为例///******************************`timescale1ns/1psmodulemux2
liushuiwu_001·2023-08-25 21:20

FPGA使用MIG调用SODIMM内存条接口教程，提供vivado工程源码和技术支持

目录1、前言免责声明2、SODIMM内存条简介3、设计思路框架视频输入视频缓存MIG配置调用SODIMM内存条VGA时序视频输出4、vivado工程详解5、上板调试验证6、福利：工程代码的获取1、前言FPGA
9527华安·2023-08-23 12:02

分享STM32、FPGA、上位机测试开发环境和常用工具

把stm32、fpga开发中常用工具和开发环境分享给大家，附带下载链接，可以直接使用在项目工程中，其中包括Vivado17.4、Modelsim10.6d、Keil5、ST_Link驱动、Gvim编辑器
青青豌豆·2023-08-21 23:54

Window10安装ISE14.7闪退

相对于Xilinx主推7系列芯片，甚至为了让大家升级新搞得Vivado不允许Spartan6使用，但是这也阻挡
Eidolon_li·2023-08-21 21:35

Vivado2018.3版本_编译下载打包固化程序

Vivado2018.3版本_编译下载打包固化程序概述：在Vivado中开发导出硬件平台，然后在SDK中进行C语言的开发工作，然后把SDK编译生成的.elf文件加入Vivado工程中，编译生成.bit文件
HX科技·2023-08-21 21:02

tcl学习之路（五）（Vivado时序约束）

1.主时钟约束  主时钟通常是FPGA器件外部的板机时钟或FPGA的高速收发器输出数据的同步恢复时钟信号等。下面这句语法大家一定不会陌生。该语句用于对主时钟的名称、周期、占空比以及对应物理引脚进行约束。create_clock-name-periood-waveform{}[get_ports]  在设计中，未约束的时钟可以通过时钟网络报告和时钟确认报告查看。在打开综合和实现设计后，输入如下指令:
邶风，·2023-08-21 07:00

FPGA原理与结构——RAM IP核的使用与测试

目录一、前言二、RAMIP核定制1、RAMIP核step1打开vivado工程，点击左侧栏中的IPCatalogstep2在搜索栏搜索RAM，找到BlockMemoryGeneratorIP核：2、IP
apple_ttt·2023-08-21 07:27

FPGA调试问题记录（软件无线电）

"欢迎各位大佬在评论区发表你们的调试问题与解决方式"一、Vivado报错【labtools27-3403】原因：JTAG频率过高。解决：连接调试器时降低JTAG频率。
时空默契·2023-08-21 07:54

FPGA原理与结构——移位寄存器（Shift Registers）

实现移位寄存器3、移位寄存器的应用4、移位寄存器的功能5、移位寄存器结构6、移位寄存器级连二、移位寄存器数据流1、动态读操作（移位长度不固定）2、静态读操作（移位长度固定）三、移位寄存器例化1、原语例化2、vivado
apple_ttt·2023-08-21 07:42

vivado如何修改工程名称（Project name）

主要将xxx.xpr文件和工程子文件夹名称修改；1、修改xxx.xpr2、修改工程子文件夹名称
向前行·2023-08-20 13:00

project management in git

projectmanagementingitUpdateontheVivadoandGITsaga:Gotareasonablebaselineestablishedsavingthefollowingintherepository
喝咖啡睡不着·2023-08-18 02:02

vivado 2022与2018之间差异

最近接触vivado，目前最新的版本为2022.1的版本，但网上的很多例子都是基于2018的版本的，因此在操作的时候，会比较麻烦。
小刚学長·2023-08-17 21:24

vivado仿真的时候报ERROR: [VRFC 10-2063] not found while processing module instance

仿真一直报这个错误，对了实例化模块的名称，将IP核resetoutputproducts都没有解决。正准备用Modelsim试试，正好发现解决问题的办法了。如图，在设置中将simulatorlanguage改为Verilog就好。
棘。。背凉·2023-08-17 07:26

Vivado调用VIO核

文章目录前言一、IP核的介绍二、VIO核1.作用2.调用方法总结前言提示：本篇文章所使用的软件为Vivado2018.3：以四选一数据选择器为例，使用veriloghdl语言以及Vivado自带的VIO
素年锦什·2023-08-17 07:56

解决Vivado与modelsim仿真卡在Executing analysis and compilation step

解决Vivado与modelsim仿真卡在Executinganalysisandcompilationstep这里还有一个报错现象vivado联合modelsim报错：vsim-19Failedtoaccesslibrary
ShareWow丶·2023-08-16 18:16

vivado中fftIP核的使用

姓名：刘保阔学号：19021210887【嵌牛导读】FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音频编码、频谱分析、雷达信号脉冲压缩等数字信号处理领域。FFT的鲜明特征之一是计算离散傅里叶变换（DFT）的高效算法，把计算N点DFT的乘法运算量从N2次降低到N/2*log2N次。而采用FPGA实现FFT的缘由在于：FPGA具
RossFreeman·2023-08-15 23:29

DPU开发流程

1、准备系统启动文件、硬件配置文件（1）Vivado工程[加载DPU核]得到hwh文件，用于硬件配置文件得到hdf文件，用于得到启动文件（2）petalinux工程得到sd卡启动文件BOOT.BIN,image.ub2
芯存猛虎，细嗅蔷薇·2023-08-14 16:43

vivado模块端口名被优化

一次作者在调试过程中发现单独综合某个模块，模块名正常。将该模块放在一个大工程中，模块名发生了变化，增加了一些不知名的信号。在该模块后增加了防止被优化的语句后正常。(*keep_hierarchy=“yes”*)问题：需要搞清楚(*keep_hierarchy=“yes”*)和(*keep_true=“yes”*)区别。
I am a FPGAer·2023-08-14 12:06

ZYNQ无SD卡配置Linux系统到QSPI Flash和eMMC

硬件：黑金AX7450开发板、zynq7100、QSPIFlash、eMMCFlash软件：Vivado2017.4、Petalinux2017我用了一台Windows主机，用于设计Vivado和烧写QSPIFlash
Chenxr32·2023-08-14 06:57

Vivado的FIR IP核实现低通滤波器

  本文介绍如何使用Vivado的FIRIP核实现低通滤波器。我们将设计一个采样频率为10MHz，通带0~1MHz，阻带高于2MHz的FIR低通滤波器。
Chenxr32·2023-08-14 06:27

Vivado将.v文件作为模块加入Block Design

  用Vivado开发ZYNQ时，常用到BlockDesign。BlockDesign中不仅仅可以添加IP核，还可以将未封装成IP的.v或.vhd文件作为模块加入其中。
Chenxr32·2023-08-14 06:57

HLS+System Generator实现FIR低通滤波器

硬件：ZYNQ7010软件：MATLAB2019b、Vivado2017.4、HLS2017.4、SystemGenerator2017.41、MATLAB设计低通滤波器  FPGA系统时钟50MHz，
Chenxr32·2023-08-14 06:26

31条指令单周期cpu设计(Verilog)-(八)上代码→指令译码以及控制器

说在前面开发环境：Vivado语言：Verilogcpu框架：Mips控制器：组合逻辑指令译码器我们需要根据一条32位的指令的结构确定是哪一条指令可以根据操作码(op)以及功能码（func），使用case
o0o_-_·2023-08-14 05:23

通过MATLAB自动产生Hamming编译码的verilog实现,包含testbench

错误检测和纠正2.实现过程2.1编码过程2.2解码过程3.应用领域3.1数字通信3.2存储系统3.3ECC内存3.4数据传输5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022a和vivado2019.23
简简单单做算法·2023-08-13 06:48

vivado路径最大时钟约束_vivado多时钟周期约束set_multicycle_path使用

Vivado下set_multicycle_path的使用说明vivado下多周期路径约束(set_multicycle_path)的使用，set_multicycle_path一般在如下情况下使用，源时钟和目的时钟来自同一个
036015·2023-08-13 06:04

Vivado MMCM和PLL的区别 新人不想看,老人用不到系列.

全局时钟和区域时钟的区别!全局时钟(BUFG)和区域时钟(BUFR)的区别:全居可以对所有IO口提供驱动时钟,区域只能对一片区域提共时钟.PLL和MMCM区别:最大的区别MMCM可以实现动态调整,PLL没有办法实现动态雕整.在杂程序设计时候将时钟进入PLL或MMCM,多少Mhz进多少Mhz出,这样可以让时钟更加稳定.文章目录全局时钟和区域时钟的区别!原理图介绍IP核设置总结这个是一张赛灵思7系列F
小五头·2023-08-13 02:54

Vivado18.2 PCIE ip核IO协议详细介绍

金手指原理部分不多介绍,网上有很多类似的文章,大家可以自行参考我们直接上手使用IP核建立部分文章目录IP核建立IP核利化代码介绍PCIE协议介绍PCIE时序图PCIE示例代码介绍总结PCIE框图使用的是VIVADO2018.2
小五头·2023-08-13 02:54

Quartus 信号被优化 与 VIVADO 信号被优化 解决方法

Quartus开发工具信号布局布线防止优化添加语句。对这种情况的处理是增加约束，共有2种情况：a，需要保留的信号类型是wire在定义的时候在后面增加/*synthesiskeep*/。例如：wirewire_name/*synthesiskeep*/;b，需要保留的信号类型是reg跟reg相关的synthesisattribute，共有两种，分别是/*synthesisnoprune*/和/*sy
小五头·2023-08-13 02:54

Vivado ROM生成正弦波(简单易懂)

使用软件:Vivado（需要使用.coe文件）1：(1)生成.coe文件新建一个txt文档，后缀名改成.coe.
小五头·2023-08-13 02:24

FPGA 光纤传输IP核的使用

FPGA-Vivado-光纤IP核的使用Vivado的IP核一共分为两种,一种是64B66B编码的，还有一种是8B10B编码的.具体的区别感兴趣的小伙伴可以自己去查一下哈,64B66B的无法自己制定数据位宽的
小五头·2023-08-13 02:24
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