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Linux
VIVADO
vivado
仿真的时候报ERROR: [VRFC 10-2063] not found while processing module instance
仿真一直报这个错误,对了实例化模块的名称,将IP核resetoutputproducts都没有解决。正准备用Modelsim试试,正好发现解决问题的办法了。如图,在设置中将simulatorlanguage改为Verilog就好。
棘。。背凉
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2023-08-17 07:26
XILINX
Ultrascale+
FPGA
嵌入式硬件
电学
其他
Vivado
调用VIO核
文章目录前言一、IP核的介绍二、VIO核1.作用2.调用方法总结前言提示:本篇文章所使用的软件为
Vivado
2018.3:以四选一数据选择器为例,使用veriloghdl语言以及
Vivado
自带的VIO
素年锦什
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2023-08-17 07:56
fpga开发
解决
Vivado
与modelsim仿真卡在Executing analysis and compilation step
解决
Vivado
与modelsim仿真卡在Executinganalysisandcompilationstep这里还有一个报错现象
vivado
联合modelsim报错:vsim-19Failedtoaccesslibrary
ShareWow丶
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2023-08-16 18:16
FPGA设计从硬件到软件
vivado
modelsim
vivado
中fftIP核的使用
姓名:刘保阔学号:19021210887【嵌牛导读】FFT(快速傅里叶变换)作为数字信号处理的核心算法具有重要的研究价值,可应用于傅里叶变换所能涉及的任何领域,如图像处理、音频编码、频谱分析、雷达信号脉冲压缩等数字信号处理领域。FFT的鲜明特征之一是计算离散傅里叶变换(DFT)的高效算法,把计算N点DFT的乘法运算量从N2次降低到N/2*log2N次。而采用FPGA实现FFT的缘由在于:FPGA具
RossFreeman
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2023-08-15 23:29
DPU开发流程
1、准备系统启动文件、硬件配置文件(1)
Vivado
工程[加载DPU核]得到hwh文件,用于硬件配置文件得到hdf文件,用于得到启动文件(2)petalinux工程得到sd卡启动文件BOOT.BIN,image.ub2
芯存猛虎,细嗅蔷薇
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2023-08-14 16:43
#
ASIC与FPGA
vivado
模块端口名被优化
一次作者在调试过程中发现单独综合某个模块,模块名正常。将该模块放在一个大工程中,模块名发生了变化,增加了一些不知名的信号。在该模块后增加了防止被优化的语句后正常。(*keep_hierarchy=“yes”*)问题:需要搞清楚(*keep_hierarchy=“yes”*)和(*keep_true=“yes”*)区别。
I am a FPGAer
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2023-08-14 12:06
fpga开发
ZYNQ无SD卡配置Linux系统到QSPI Flash和eMMC
硬件:黑金AX7450开发板、zynq7100、QSPIFlash、eMMCFlash软件:
Vivado
2017.4、Petalinux2017我用了一台Windows主机,用于设计
Vivado
和烧写QSPIFlash
Chenxr32
·
2023-08-14 06:57
ZYNQ
linux
Vivado
的FIR IP核实现低通滤波器
本文介绍如何使用
Vivado
的FIRIP核实现低通滤波器。我们将设计一个采样频率为10MHz,通带0~1MHz,阻带高于2MHz的FIR低通滤波器。
Chenxr32
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2023-08-14 06:27
FPGA
fpga开发
matlab
Vivado
将.v文件作为模块加入Block Design
用
Vivado
开发ZYNQ时,常用到BlockDesign。BlockDesign中不仅仅可以添加IP核,还可以将未封装成IP的.v或.vhd文件作为模块加入其中。
Chenxr32
·
2023-08-14 06:57
FPGA
fpga
vivado
HLS+System Generator实现FIR低通滤波器
硬件:ZYNQ7010软件:MATLAB2019b、
Vivado
2017.4、HLS2017.4、SystemGenerator2017.41、MATLAB设计低通滤波器 FPGA系统时钟50MHz,
Chenxr32
·
2023-08-14 06:26
FPGA
fpga开发
31条指令单周期cpu设计(Verilog)-(八)上代码→指令译码以及控制器
说在前面开发环境:
Vivado
语言:Verilogcpu框架:Mips控制器:组合逻辑指令译码器我们需要根据一条32位的指令的结构确定是哪一条指令可以根据操作码(op)以及功能码(func),使用case
o0o_-_
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2023-08-14 05:23
cpu
mips
31
通过MATLAB自动产生Hamming编译码的verilog实现,包含testbench
错误检测和纠正2.实现过程2.1编码过程2.2解码过程3.应用领域3.1数字通信3.2存储系统3.3ECC内存3.4数据传输5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022a和
vivado
2019.23
简简单单做算法
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2023-08-13 06:48
Verilog算法开发
#
通信工程
fpga开发
Hamming编译码
MATLAB产生verilog
vivado
路径最大时钟约束_
vivado
多时钟周期约束set_multicycle_path使用
Vivado
下set_multicycle_path的使用说明
vivado
下多周期路径约束(set_multicycle_path)的使用,set_multicycle_path一般在如下情况下使用,源时钟和目的时钟来自同一个
036015
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2023-08-13 06:04
vivado路径最大时钟约束
Vivado
MMCM和PLL的区别 新人不想看,老人用不到系列.
全局时钟和区域时钟的区别!全局时钟(BUFG)和区域时钟(BUFR)的区别:全居可以对所有IO口提供驱动时钟,区域只能对一片区域提共时钟.PLL和MMCM区别:最大的区别MMCM可以实现动态调整,PLL没有办法实现动态雕整.在杂程序设计时候将时钟进入PLL或MMCM,多少Mhz进多少Mhz出,这样可以让时钟更加稳定.文章目录全局时钟和区域时钟的区别!原理图介绍IP核设置总结这个是一张赛灵思7系列F
小五头
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2023-08-13 02:54
FPGA
fpga
Vivado
18.2 PCIE ip核IO协议详细介绍
金手指原理部分不多介绍,网上有很多类似的文章,大家可以自行参考我们直接上手使用IP核建立部分文章目录IP核建立IP核利化代码介绍PCIE协议介绍PCIE时序图PCIE示例代码介绍总结PCIE框图使用的是
VIVADO
2018.2
小五头
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2023-08-13 02:54
FPGA
fpga
Quartus 信号被优化 与
VIVADO
信号被优化 解决方法
Quartus开发工具信号布局布线防止优化添加语句。对这种情况的处理是增加约束,共有2种情况:a,需要保留的信号类型是wire在定义的时候在后面增加/*synthesiskeep*/。例如:wirewire_name/*synthesiskeep*/;b,需要保留的信号类型是reg跟reg相关的synthesisattribute,共有两种,分别是/*synthesisnoprune*/和/*sy
小五头
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2023-08-13 02:54
FPGA
fpga开发
Vivado
ROM生成正弦波(简单易懂)
使用软件:
Vivado
(需要使用.coe文件)1:(1)生成.coe文件新建一个txt文档,后缀名改成.coe.
小五头
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2023-08-13 02:24
FPGA
经验分享
程序人生
小程序
FPGA 光纤传输IP核的使用
FPGA-
Vivado
-光纤IP核的使用
Vivado
的IP核一共分为两种,一种是64B66B编码的,还有一种是8B10B编码的.具体的区别感兴趣的小伙伴可以自己去查一下哈,64B66B的无法自己制定数据位宽的
小五头
·
2023-08-13 02:24
FPGA
编程语言
程序人生
经验分享
其他
Raspberry Pi Pico RP2040制作低成本FPGA JTAG工具
目录1准备工作和前提条件1.1RaspberryPiPicoRP2040板子一个1.2xvcPico.uf2固件1.3
Vivado
USB驱动2操作指南2.1按住RaspberryPiPico开发板的BOOTSEL
weixin_37613240
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2023-08-12 15:19
FPGA
树莓派
fpga开发
Linux启动
vivado
、tcl shell、vitis、xsdb、xsct的方法
一、启动
vivado
、tclshell、xsdb、vitis1找到
vivado
在linux中的安装路径/xx/xx/
Vivado
/20xx.x/2source一下settings64.shsource.
扣脑壳的FPGAer
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2023-08-11 21:17
linux
运维
服务器
[FPAG开发]使用
Vivado
创建第一个程序
1打开
Vivado
软件,新建项目选择一个纯英文路径选择合适的型号产品型号ZYNQ-7010xc7z010clg400-1ZYNQ-7020xc7z010clg400-2如果型号选错,可以单击这里重新选择
Archer-
·
2023-08-11 11:06
FPAG
fpga开发
[FPGA开发]解决正点原子Xilinx下载器无法下载、灯不亮的问题
问题描述使用正点原子的Xilinx下载器下载时,电脑无法识别下载器,
Vivado
无法识别开发版。问题解决1.检查XIlinx下载器的灯是否亮起。
Archer-
·
2023-08-11 11:05
FPAG
fpga开发
嵌入式硬件开发学习教程——基于Zynq-7010/7020 Xilinx
Vivado
HLS案例 (流程说明)
前言本文主要介绍HLS案例的使用说明,适用开发环境:Windows7/1064bit、Xilinx
Vivado
2017.4、Xilinx
Vivado
HLS2017.4、XilinxSDK2017.4。
Tronlong创龙
·
2023-08-10 10:56
工业级核心板
嵌入式ARM
软硬件原理图规格资料平台
Xilinx
Zynq-7000
嵌入式硬件
硬件工程
fpga开发
硬件架构
linux
ise怎么更改编辑器_设置ISE中默认文本编辑器为gvim
Commandlinesyntax文本框里输入:{d:\programfiles\vim\gvim.exe}+$2$1把路径改成你自己的路径,然后注意+前面有个空格,$1前面也有个空格,路径用大括号括起来
vivado
windows
Miralem Pjanic
·
2023-08-10 08:17
ise怎么更改编辑器
通过keil使用汇编语言生成二进制文件,并使用
vivado
仿真cortexm0处理器
编程和操作系统》一书的大体复现,由于版权问题,本文不附加该书资源,请自行搜索其余相关资料:链接:https://pan.baidu.com/s/1eXJGQtEgLWh8gfwml0Rt8A提取码:0nx9新建
Vivado
铭....
·
2023-08-09 18:15
超大规模集成电路课程相关
fpga开发
arm
dcp edif文件生成
vivado
常用的封装形式有几种,大致有一下几种IPedifdcp封装Ip就不讲了,可以直接封装整个工程,这里主要介绍dcp及edif文件封装dcp文件1.将要封装的模块设置为顶层模块2.设置下图值得注意的是
火眼金睛实现统一美
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2023-08-08 16:50
xilinx
FPGA系列
fpga
vivado
纯verilog代码固化程序
将程序固化到flash中,该示范版本为2018.3本次参考为EGO1开发板,flash模块如下:步骤:在生成bit流文件之后第一步,打开ImplementedDesign第二步,依次选择Tools——>Setting——>Bitstream,点击Configureadditionalbitstreamsettings。如果上一步ImplementedDesign没有打开,这里会显示需要打开。这里面
火眼金睛实现统一美
·
2023-08-08 16:20
xilinx
FPGA系列
fpga开发
如何获取
vivado
IP列表
TCL命令如下:setfid[open"
vivado
_included_ip_[version-short].csv"w]puts$fid"Name;Version"setip_catalog[get_ipdefs
天泉奇葩
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2023-08-08 14:57
fpga
tcl
FPGA纯verilog代码实现H264视频压缩 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、
Vivado
工程详解7、
Vivado
功能仿真8、福利:工程代码的获取
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
视频压缩
h264
视频编解码
FPGA纯verilog代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H265--视频压缩理论4、H265--视频压缩--性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、
Vivado
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
h265
视频压缩
h264
verilog
FPGA纯verilog代码实现4路视频缩放拼接 提供工程源码和技术支持
目录1、前言2、目前主流的FPGA图像缩放方案3、目前主流的FPGA视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、
vivado
工程详解7、上板调试验证
9527华安
·
2023-08-08 14:13
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像缩放
视频拼接
FPGA使用GTX实现SFP光纤收发SDI视频 全网首创略显高端 提供工程源码和技术支持
目录1、前言2、设计思路和框架3、
vivado
工程详解4、上板调试验证并演示5、福利:工程代码的获取1、前言FPGA实现SDI视频编解码目前有两种方案:一是使用专用编解码芯片,比如典型的接收器GS2971
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
菜鸟FPGA光通信专题
FPGA编解码SDI视频专题
fpga开发
SDI
图像处理
gtx
光通信
FPGA纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、verilog读写Flash驱动设计5、verilog读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash读取数据8、
vivado
9527华安
·
2023-08-08 14:43
菜鸟FPGA低速总线专题
fpga开发
N25Q128A
QSPI
FLASH
verilog
FPGA纯verilog实现 LZMA 数据压缩,提供工程源码和技术支持
我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头5、
vivado
9527华安
·
2023-08-08 14:13
FPGA视频图像编解码
fpga开发
LZMA
verilog
数据压缩
FPGA优质开源项目 - UDP RGMII千兆以太网
本文简要介绍一下该项目的千兆以太网通信方案、以太网IP核的使用以及
Vivado
工程源代码结构。
Vivado
的TriModeEthernetMACIP核需要付费才能使用,因此本文提供完整工程源码。
cjx_csdn
·
2023-08-07 20:45
fpga开发
udp
千兆以太网
开源
tcl学习之路(四)(
vivado
设计分析)
1.FPGA芯片架构中的对象 在打开elaborated/synthesied/implemented的情况下,可使用如下命令获取期望的SLICE。SLICE分为SLICEL和SLICEM,由LUT、FF、MUX、CARRY组成。setall_slice[get_sitesSLICE*]setcol_slice[get_sitesSLICEX0Y*]setall_sliceL[get_sites
邶风,
·
2023-08-07 09:10
tcl学习
学习
tcl
FPGA优质开源项目 – PCIE通信
该工程围绕
Vivado
软件中提供的PCIE通信IP核XDMAIP建立。
cjx_csdn
·
2023-08-07 09:39
fpga开发
PCIE
开源
Petalinux 下使用 UIO 实现 AXI GPIO & AXI Stream FIFO 驱动
Petalinux下使用UIO实现AXIGPIO&AXIStreamFIFO驱动目录前言
Vivado
工程功能定义创建
Vivado
工程Petalinux配置UIOGPIO测试AXIStreamFIFOIPUIO
SeruTek_TDC_IP_Core
·
2023-08-06 22:20
Linux
linux
驱动程序
fpga
【FIFO IP系列】FIFO IP参数配置与使用示例
Vivado
IP核提供了强大的FIFO生成器,可以通过图形化配置快速生成FIFOIP核。本文将详细介绍如何在
Vivado
中配置一个FIFOIP核,以及如何调用这个FIFOIP核。
FPGA狂飙
·
2023-08-06 22:48
FPGA
IP
fpga开发
fpga
vivado
fifo
xilinx
FPGA----ZCU106与RTDs的udp数据收发实验
(RTDs的收发数据是有GUI界面的,配置一下即可,需要我们完成的就是SDK的网络协议代码编写)4、实验软硬件:
Vivado
20
发光的沙子
·
2023-08-06 13:14
fpga开发
udp
网络协议
pynq-1 viaodo配置和启动uboot
Pynq-Z1u-boot移植笔记Author:(2022.10.21)创建
vivado
,生成bistream,因为前期不清楚芯片pynq-z1如何配置时钟和ddr部分,可以网上下载boardfile,
kissskill
·
2023-08-05 21:28
pynq-1
zynq
linux
uboot
FPGA实现NIC 10G UDP协议栈网卡,纯verilog代码编写,提供工程源码和技术支持
详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、
vivado
9527华安
·
2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
verilog
网卡
FPGA实现NIC 100G UDP协议栈网卡,UltraScale+ 100G Ethernet Subsystem驱动,提供工程源码和技术支持
TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHYUltraScale+100GEthernetSubsystem流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、
vivado
9527华安
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2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
网卡
FPGA实现NIC 25G UDP协议栈网卡,纯verilog代码编写,提供工程源码和技术支持
详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、
vivado
9527华安
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2023-08-05 13:33
菜鸟FPGA
PCIE通信专题
菜鸟FPGA以太网专题
fpga开发
udp
NIC
网卡
25G网卡
FPGA纯verilog实现Gzip数据压缩deflate算法,提供工程源码和技术支持
、前言2、我这儿已有的FPGA压缩算法方案3、FPGAGzip数据压缩功能和性能4、FPGAGzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明5、
vivado
9527华安
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2023-08-05 13:02
FPGA视频图像编解码
fpga开发
zip
verilog
数据压缩
tcl学习之路(一)(
Vivado
与Tcl)
学习第一步:安装tcl编译软件 点击这里进入activestate的官网,下载你喜欢的操作系统所需的安装包。这里我下载的是windows下的安装包。一步一步安装即可。 那么,安装后,我们可以在开始的菜单栏处看到三个应用程序。 其中,wish(windowingshell)比tclsh多了TK的命令。tkcon同样可以运行TK的命令,而且可以将你写过的tcl命令保存为文件。
邶风,
·
2023-08-05 13:13
tcl学习
学习
tcl学习
tcl学习之路(二)(
vivado
设计流程管理)
1.在project下的工程创建#generate.tcl脚本中的目录可以自行更改setdevicexc7z045setpackagefbg676setspeed-1setpart$device$package$speedsetprjNamexxxxxsetprjDir./$prjNamesetsrcDir./Sourcecreate_project$prjName$prjDir-part$par
邶风,
·
2023-08-05 13:13
tcl学习
学习
tcl
vivado
tcl学习之路(三)(
vivado
设计资源管理)
它们包含了
Vivado
的设计资源,这些资源包括:HDL代码、网表文件、IP文件、BD文件(基于IP集成器,可以理解为CPU内核的IP核)、约束文件、辅助文件等。
邶风,
·
2023-08-05 13:40
tcl学习
学习
tcl学习
vivado
代码编写——倍频(使用IP核)
FPGA的倍频用代码来实现比较复杂,简单的方法就是使用PLL核。PLL全称是PhaseLockedLoop,即锁相环,是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制,具有时钟倍频、分频、相位偏移和可编程占空比等功能。打开工程FreDivDou,使用IP核点击PROJECTMANAGER中的IPCatalog,IPCatalog在IPCatalog的Search中输入clock,
学vivado的小鱼
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2023-08-05 09:20
vivado
中ila的使用方法记录
ILA工具生成方法一、ILA工具介绍在FPGA的开发中,当完成代码设计后,为了验证代码的准确性和各种不同条件下的可靠性,往往需要优先想到通过逻辑仿真进行相关验证。使用逻辑仿真进行验证虽然可以周密的考虑给出不同输入条件下的输出结果或交互结果,但是也其相对局限性:使用仿真需要设计人员写testbench代码,从而增加代码的书写量,随之而产生提高验证工作的门槛和排除错误的工作量等一些列问题。特别是对纲入
@晓凡
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2023-08-04 16:25
FPGA学习之路
fpga开发
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