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Verilog初级教程
【FPGA/
verilog
-入门学习4】
verilog
实现多路脉冲计数
需求：设计一个脉冲计数器，其功能如下输入脉冲：4路脉冲信号，分别对每路进行脉冲检测并计数使能信号：高电平进行计数，低电平清零计数器计数器：在使能信号高电平期间，对脉冲信号的上升沿进行检测并递增计数值编写测试脚本，进行仿真验证需求分析：使用上一章的一路脉冲检测，使用例化方式产生多路vlg_design使用上章节生成的最小系统//*脉冲计数，当是能时，对pluse脉冲计数实现步骤1）产生pluse上升
王者时代
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2023-12-14 13:31
verilog
&FPGA
fpga开发
FPGA-EEPROM读写记录
整篇文章会首先对AT24C64技术文档进行分析，其次分析AT24C64在FPGA上的引脚分配情况，最后逐步分析正点原子给出的
Verilog
代
Authony.
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2023-12-06 18:22
FPGA
fpga开发
verilog
语法tips
近来有感于技能不足了，所以继续学习FPGA、ASIC相关基础知识，分享一点微不足道的经验，也希望各位大佬多多指点蛤（软件工具：ISE）。1.if...else与caseif..else与case语句的作用都是选择，不同的是综合后的RTL视图下，我们可以看到if...else趋向于具有优先级的结构，而case则是并行结构，但是在TechnologyMapViewer下，两者的视图几乎一样。（煮：RT
我喜欢唱跳rap打篮球
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2023-12-06 15:35
Verilog
中generate的用法
c语言中常用for语句来解决此类问题，
verilog
则为我们提供了generate语句。
一只迷茫的小狗
·
2023-12-06 14:40
verilog
verilog
System
Verilog
基础：并行块fork-join、join_any、join_none（一）
相关阅读System
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12517449.html?
日晨难再
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2023-12-05 21:33
SystemVerilog基础
fpga开发
数字IC
硬件工程
Verilog
SystemVerilog
Verilog
基础：$time、$stime和$realtime系统函数的使用
相关阅读
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基础https://blog.csdn.net/weixin_45791458/category_12263729.html$time、$stime和$realtime这三个系统函数提供了返回当前仿真时间方法
日晨难再
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2023-12-05 21:33
#
系统函数与系统任务
Verilog基础
fpga开发
数字IC
Verilog
硬件工程
Verilog
基础：编译指令`timescale
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日晨难再
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2023-12-05 21:57
Verilog基础
数字IC
fpga开发
硬件工程
Verilog
波形文件(wlf,vcd,fsdb,shm,vpd)的区别
在
verilog
和system
verilog
等逻辑仿真的过程中，最关心的就是最后生成的波形是如何，我们才能根据波形去具体分析。
Bug_Killer_Master
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2023-12-05 16:20
技术百科
fpga开发
「
Verilog
学习笔记」占空比50%的奇数分频
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网根据题意7分频，实际上是第一次电平变化经历了4个上升沿+3个下降沿，第二次电平变化是4个下降沿+3个上升沿，所以用两个计数器就行了
KS〔学IC版〕
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2023-12-05 09:44
Verilog学习笔记
学习
笔记
Verilog
[
Verilog
语法]：===和!==运算符使用注意事项
[
Verilog
语法]：===和!==运算符使用注意事项1，===和!==运算符使用注意事项2，3，1，===和!==运算符使用注意事项参考文献：1，[System
Verilog
语法拾遗]===和!
向兴
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2023-12-04 20:31
Verilog语法
练习十一：简单卷积器的设计
，卷积器的设计，RTL：con1.v4，前仿真和后仿真，测试信号：test_con1.v5，A/D转换器的
Verilog
HDL模型所需要的技术参数，RTL代码adc.v5.1问题：这个文件没找到，待解决中
向兴
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2023-12-04 20:59
Verilog数字系统设计教程
fpga开发
芯片设计
Vivado & Modelsim联合进行UVM仿真指南
在下方的Compilation栏中，点击
Verilog
options右侧的…按钮，添加D:/Program_F
一只迷茫的小狗
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2023-12-04 16:44
vivado
uvm
FPGA
fpga开发
Vivado
uvm
加法器的实现
verilog
实现加法器，从底层的门级电路级到行为级，本文对其做出了相应的阐述。1、一位半加器所谓半加器就是有两个输入，两个输出，不考虑进位。
li_li_li_1202
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2023-12-04 14:00
曾奇峰精神分析
初级教程
50讲（1-9）
一.【三句话说精神分析】研究一个人在早期跟父母的关系中，是怎样形成他的人格的，以及早年的关系形成的这个人格对他的成年以后有什么影响——移情。在两个人关系中间，一个人对另一个人的态度，部分是由另一个人教会的——分移情。在成长过程中，每个人都会形成一套属于自己的自我保护系统——自我防御机制(阻抗）。二.【核心人格的形成（不安全感，自卑，游戏成瘾，遗传）】精神分析的四个轮子，人活着的四个驱动：力比多，攻
心理咨询师卜彬
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2023-12-04 12:01
计算机基础（1）——
Verilog
语法入门
为了能够跟上课程进度，提前了解一些
Verilog
语法是很有必要的。
苍山有雪，剑有霜
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2023-12-04 10:24
学习笔记
Verilog
计算机基础
fpga开发
hdlbits系列
verilog
解答（真值表）-50
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述本节我们学习用真值表来描述组合逻辑的行为，通过真值表我们将组合逻辑的每一种输入和输出对应值都罗列出来。
zuoph
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2023-12-04 02:25
verilog语言
fpga开发
数字逻辑电路基础-组合逻辑电路之加法器
文章目录一、加法器二、
verilog
源码三、综合及仿真结果一、加法器本文介绍数字逻辑电路中常用的基础组合逻辑电路加法器。它是处理器内部ALU算术逻辑单元的基础构件。
zuoph
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2023-12-04 02:25
数字电路
fpga开发
html网页设计课程的思维导图,UI设计
初级教程
学哪些？课程大纲和思维导图分享给你！...
如果一个企业没有一个专业的UI设计师，那么这个企业的前端后端产品应该不会太美，所以，UI设计师是一个企业的灵魂，有了设计师，一切都变得更美了，UI设计行业近几年可谓是热门的行业之一，那么想要进入UI设计行业，UI设计
初级教程
都学哪些
weixin_39792747
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2023-12-04 02:53
html网页设计课程的思维导图
数字逻辑电路基础-组合逻辑电路之4位加减法器
文章目录一、4位加减法器二、
verilog
源码三、综合及仿真结果一、4位加减法器本文在上一篇加法器的基础上，更进一步介绍如何实现4位加减法器。在计算机中如何表示负数呢？
zuoph
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2023-12-04 02:18
数字电路
fpga开发
国防科技大学孙志刚：时间敏感网络数据平面关键技术
其团队自2019年开始研究TSN网络，基于开源的OpenTSN平台推出了枫林一号开源TSN芯片和一系列的产品，其芯片的
Verilog
代码是公开的。该开源平台也得到了主机厂、科研机构的合作和推广。
Mike吕
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2023-12-04 00:24
汽车以太网
汽车
网络
「
Verilog
学习笔记」自动贩售机2
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网自动贩售机中可能存在的几种金额：0，0.5，1，1.5，2，2.5，3。
KS〔学IC版〕
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2023-12-03 12:21
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」状态机-重叠序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网读入数据移位寄存，寄存后的数据与序列数做对比，相等则flag为1，不等则为0`timescale1ns/1nsmodulesequence_test2
KS〔学IC版〕
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2023-12-03 12:51
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」自动贩售机1
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网自动贩售机中可能存在的几种金额：0，0.5，1，1.5，2，2.5，3。
KS〔学IC版〕
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2023-12-03 12:19
Verilog学习笔记
学习
笔记
Verilog
计算机组成与设计实训-用
Verilog
HDL 玩转计算机硬件系统设计（头歌实践教育平台） 学习过程记录
Verilog
（知识&实验）Author:PeterHan计算机组成与设计实训-用
Verilog
HDL玩转计算机硬件系统设计(educoder.net)//
Verilog
HDL模块的模板（仅考虑用于逻辑综合的程序
Peter1146717850
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2023-12-03 12:01
学习
C语言从入门到精通的几个阶段
本文主要结合往期学员学习阶段，因材施教整理的几个阶段学习路线知识点：1.
初级教程
初级c语言入门教程比较适合零基础的小白，这个周期一般在22天，度过这个阶段的小白，基本上已经拥有了编程思维，且能开发简单的
痴狂程序员
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2023-12-03 09:32
FPGA学习之
Verilog
语言入门指导（嵌入式）
FPGA学习之
Verilog
语言入门指导（嵌入式）
Verilog
是一种硬件描述语言（HDL），广泛用于FPGA（可编程逻辑器件）的设计和开发。
技术无限探索
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2023-12-02 22:57
fpga开发
学习
嵌入式
FPGA系列：1、FPGA/
verilog
源代码保护：基于Quartus13.1平台保护
verilog
源码发给第三方但不泄露源码
catlog需求具体步骤工程描述去掉相关调试文件切换顶层模块并导出相应模块为网表文件切换回原顶层模块并添加相应保护模块的qxp文件再次编译工程注意事项parameter参数参考：需求有时需要将源码交付给第三方，但是源码中部分模块涉及到的核心代码无法暴漏给第三方。因此，我们需要一种能够让第三方拿到源码对部分参数进行修改、但同时又无法触及到核心代码的代码保护方法。本文结合部分资料，给出了如何将quar
天城寺电子
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2023-12-02 18:08
FPGA
fpga开发
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Verilog
学习笔记」时钟分频（偶数）
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleeven_div(inputwirerst,inputwireclk_in
KS〔学IC版〕
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2023-12-02 09:23
Verilog学习笔记
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笔记
fpga开发
Verilog
FPGA纯
verilog
实现 LZMA 数据压缩，提供工程源码和技术支持
FPGA纯
verilog
实现LZMA数据压缩，提供工程源码和技术支持目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程
hexiaoyan827
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fpga开发
高速信号处理
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数据压缩
FPGA压缩算法方案
加速计算
北邮22级信通院数电：
Verilog
-FPGA（12）第十二周实验（2）彩虹呼吸灯
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实验效果一.代码部分rainbow_breathing_light.vmodulepwm(input[7:0]duty,inputclk,outputregout);reg[7:
青山入墨雨如画
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2023-12-02 09:51
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（12）第十二周实验（1）设计一个汽车尾灯自动控制系统
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.题目要求二.代码部分2.1car_system.v2.2divide.v三.管脚分配四.实现效果一.题目要求设计一个汽车尾灯自动控制系统，要求根据汽车行驶状态自动控制汽车尾灯：直行：尾灯不亮；右转：右侧
青山入墨雨如画
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2023-12-02 09:49
北邮22级信通院数电实验
fpga开发
modelsim-SE仿真error问题
3.如果是Error(10054):
Verilog
HDLFileI/Oerroratsdram_ctrl_tb.v(6):can'tope
会飞的珠珠侠
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2023-12-02 07:19
FPGA
fpga
SystemC Study
简介SystemC的意义，网上能查到，这里总结一下，SystemC是C++的library，类似UVM是system
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的library下图是SystemC在整个项目中的角色硬件架构探索，创建算法
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2023-12-01 16:36
SystemC
systemc
【【FPGA的 MicroBlaze 的 介绍与使用 】】
FPGA的MicroBlaze的介绍与使用可编程片上系统（SOPC）的设计在进行系统设计时，倘若系统非常复杂，采用传统FPGA单独用
Verilog
/VHDL语言进行开发的方式，工作量无疑是巨大的，这时调用
ZxsLoves
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2023-12-01 16:30
FPGA学习
fpga开发
【每日一题】一起学
Verilog
001-004
001画出CMOS反相器的电路原理图这个学过数集应该都会画，NMOS接地，PMOS接高电平。002反向器的速度与哪些因素有关？什么是转换时间（transitiontime）和传播延迟（propagationdelay）？反相器的速度与哪些因素有关。（1）电容（负载电容、自载电容、连线电容）较小，漏端扩散区的面积应尽可能小。输入电容要考虑：（1）Cgs随栅压而变化（2）密勒效应（3）自举效应（2）加
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AI时代FPGA厂商与FPGA工程师该如何转型？
《单片机与嵌入式系统应用》小编特意邀请了专家给大家答疑解惑~业界声音掌握
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FPGA设计和验证方法是AI时代系统设计师的生命线北航电子信息工程学院退休教授北京至芯
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人工智能
AI时代
FPGA
转型
【合集一】每日一练30讲，轻松掌握
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本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)第一练：如何区分＜＝表示的含义？题目：请描述以下两种方法产生的信号有何区别？答案：根据“b)?a:b;解析：condition_expr?true_expr1:false_expr2;condition_expr为逻辑真则结果为true_expr1，condition_expr
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【合集二】每日一练30讲，轻松掌握
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本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)第十六练：reg型存储器声明（二维数组）题目：声明一个位宽为8，深度为32的二维数组变量ram答案：reg[7:0]ram[31:0];解析：reg［wordsize：0］array_name［arraysize：0］;wordsize表示位宽，arraysize表示深度第十七
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算法
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Verilog
基础：时序调度中的竞争（一）
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前端
【
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】ROM & RAM
文章目录RAM&ROMROM：只读存储器概念源代码testbench仿真波形RAM：随机访问内存概念源代码与testbench仿真波形RAM&ROMROM：只读存储器概念ROM内部的数据是在ROM制造工序中，在工厂里用也输的方法被烧录进去的，其中的内容只能读不能改，一旦烧录进去，用户只能验证写入的资料是否正确，不能再做任何修改，如果发现资料有任何错误，则只能舍弃不用，重新订做一份，ROM是在生产线
秃头仔仔
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2023-11-30 13:26
数字芯片研发
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Verilog
fpga开发
ROM
RAM
Verilog
数字芯片研发
uvm 平台搭建3 - 安装VCS SCL
前面做好linux系统的安装之后，这里开始安装一些相关的验证工具准备：VCS（TM）是Synopsys全系列功能验证解决方案的一部分，支持
Verilog
，VHDL，混合HDL和复杂SoC设计的混合信号仿真
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Verilog
笔记（四）状态机
~）状态机是
Verilog
里非常常用的语法结构状态机1状态机概念1.1引子1.2概念2状态机模型3状态机设计3.1状态空间定义3.2状态跳转（时序逻辑）3.3下个状态判断（组合逻辑）3.4各
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状态机（
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-------------------------------------------------------------------------------------------笔记（正点原子等）
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数字IC
fpga
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1024程序员节
FPGA学习笔记五：Moore状态机与Mealy状态机的区别（基于
Verilog
）
目录前言一、状态机及其描述二、Moore状态机和Mealy状态机设计对象描述及其原理（一）Moore状态机（二）Mealy状态机总结前言本篇博客主要基于一些状态机书写的规范以及其构成结构進行相应的简单分析，同时依据HDLBits中两道典型的题目（HDLBits第139题：简单Moore状态机的实现和HDLBits第140题：简单Mealy状态机的实现）分析两種状态机的异同和电路描述特点。一、状态机
STI浅结隔離
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moore状态机
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学习笔记」状态机-非重叠的序列检测
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过程中的一些知识点，刷题网站用的是牛客网根据题意定义一个五位的中间变量lock每次始终上升沿来临时判断当前寄存器的低四位+新数据是否等于10111如果等于则下一时刻
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学习笔记」非整数倍数据位宽转换8to12
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过程中的一些知识点，刷题网站用的是牛客网要实现8bit数据至12bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。
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在多数情况下被用于IC验证，相关书籍其实比较多，这里先提供绿皮书，红宝书，希望对大家有用。
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