Verilog电路设计

基于 FPGA 的简易 OFDM 系统 Verilog 实现

基于FPGA的简易OFDM系统Verilog实现介绍OFDM（正交频分复用）是一种广泛应用于无线通信系统的多载波调制技术，用于提升数据传输效率和抗干扰能力。
鱼弦·2025-01-28 13:21

学习yosys(一款开源综合器)

安装sudoapt-getinstallyosys#ubuntu22.04仓库里面是yosys-0.9sudoinstallxdot创建脚本show_rtl.ysread_verilogcpu.vhierarchy-topcpuproc
qq85058522·2025-01-28 05:57

组合逻辑电路与时序逻辑电路的区别

组合逻辑电路和时序逻辑电路是数字电路设计中的两个基本类型，它们在功能和结构上有明显的区别。
@Luminescence·2025-01-27 07:27

Verilog边沿检测

edge_check.vmoduleedge_check(inputclk,inputin,outputneg_edge,outputpos_edge);regr1=1'd0;regr2=1'd0;assignneg_edge=(~r1)&r2;assignpos_edge=r1&(~r2);always@(posedgeclk)beginr1<=in;r2<=r1;endendmoduletb.
csdn_gddf102384398·2025-01-26 20:40

运算放大器应用电路设计笔记（四）

动态范围表示正常工作时最小振幅与最大振幅的范围。例如，最小振幅为-14v,最大振幅为+14v,则动态范围为±14v,也有用绝对值或有效值表示振幅，最大电压与最小电压之比为动态范围，也称为多少dB。这时，最大振幅由电源电压决定，最小振幅由噪声或失调电压决定。确保动态范围的最简单方法是提高电源电压。提高电源电压就可增大最大振幅。但提高电源电压，效率要降低，不仅消耗了无效功率，而且可靠性也降低了。本章介
promising-w·2025-01-26 07:56

使用分立元器件搭过压保护电路

过压保护电路设计的两个方向。一、使用集成芯片做过压保护电路设计此类芯片一般不仅仅具有过压保护功能，多数还集成了欠压，过流等功能于一体。具体芯片使用使用方法可参看
我现在强的可怕·2025-01-24 06:37

Verilog呼吸灯项目实战指南

本文还有配套的精品资源，点击获取简介：本项目“breathLED.zip”详细介绍了利用Verilog硬件描述语言实现呼吸灯效果的完整流程。
酸甜草莓二侠·2025-01-24 04:51

[读书日志]8051软核处理器设计实战（基于FPGA）第六篇：8051软核处理器指令支持添加（verilog）

5.4为主体程序添加指令接下来我们来为主体程序添加指令。在开始之前，我们有必要先把目前的代码展示出来：//`defineTYPE8052moduler8051(inputwireclk,inputwirerst,inputwirecpu_en,inputwirecpu_restart,outputregrom_en,outputreg[15:0]rom_addr,inputwire[7:0]rom
JoneMaster·2025-01-23 08:27

[读书日志]从零开始学习Chisel 第一篇：书籍介绍，Scala与Chisel概述，Scala安装运行（敏捷硬件开发语言Chisel与数字系统设计）

简介：从20世纪90年代开始，利用硬件描述语言和综合技术设计实现复杂数字系统的方法已经在集成电路设计领域得到普及。
JoneMaster·2025-01-23 08:26

走进嵌入式开发世界

目录一、概述二、嵌入式开发的核心要素2.1.硬件平台选择与设计2.1.1.处理器选择2.1.2.电路设计2.1.3.硬件集成与测试2.2.软件开发与调试2.2.1.编程语言选择2.2.2.操作系统与中间件
byte轻骑兵·2025-01-23 01:26

基于FPGA的简易RLC测量仪设计与实现

本文还有配套的精品资源，点击获取简介：RLC测量仪用于检测电路中电阻、电感和电容参数，对于电子工程和电路设计至关重要。
耄先森吖·2025-01-23 01:56

FPGA USB2.0串口通信项目设计与实现

本文还有配套的精品资源，点击获取简介：本项目主要围绕FPGA（Field-ProgrammableGateArray）和Verilog语言，实现USB（通用串行总线）2.0标准的串口通信功能。
瞬泉·2025-01-23 01:55

FPGA开发中的团队协作：构建高效协同的关键路径

一、团队成员角色与职责FPGA工程师核心设计：负责FPGA的逻辑设计与代码实现，依据项目需求，运用硬件描述语言（如Verilog或VHDL）完成模块功能编写。
whik1194·2025-01-22 22:03

自己动手写CPU - 1

电脑,手机,单片机,都有一个核心部件:CPU.今天开始学verilog,就尝试一下动手写一个可以工作的CPU.目标就是可以计算从1加到10等于几?
qq85058522·2025-01-20 19:47

【自用】Verilog笔记

一、语法1、模块moduletest(A,B,C,D,F1,F2);//test为模块名inputA,B,C,D;//输入端口，默认为wire类型信号，一般都是wireoutputF1,F2;//输出端口，默认wirewireF1;//连线reg[2:0]F2;//3bit寄存器endmodulemoduletop_module(inputa,inputb,outputout);//模块实例化语法
QCCX_bY·2025-01-20 18:01

人工智能：人形机器人的开发需求会创造哪些热门的就业岗位？

电子电气工程师：设计和开发人形机器人的电子电路系统，包括传感器电路、控制电路、电源电路等，需要掌握电子技术、电路设计、PCB绘制等技能。算法工程师：运动控制算法工程师：负责移动机器人运动
InnoLink_1024·2025-01-19 17:33

现代 CPU 技术发展 | 京东云技术团队

提示：因为是面向软件开发者，所以会忽略掉一些电路设计、制造工艺等底层的硬件知识。同时也不会特别深入的介绍每个知识点，只是提供一个概览。CPU指令集和运行原
·2025-01-19 15:40

ASPICE 4.0-HWE的重要概念：什么是schematics 或 Layout, 举例汽车电子硬件设计说明-亚远景

具体介绍如下：-Schematics（原理图）：原理图是电路设计的图形化表示，它展示了电子元件之间的连接和相互作用。
亚远景aspice·2025-01-19 13:59

[Mac + Icarus Verilog + gtkwave] Mac运行Verilog及查看波形图

目录1.MAC安装环境1.1IcarusVerilog编译1.2gtkwave查看波形2.安装遇到的问题2.1macOScannotverifythatthisappisfreefrommalware2.2gtkwave-binisnotcompatiblewithmacOS14orlater3
Xminyang·2025-01-18 05:52

0458-基于单片机的输液监测系统设计

电路设计采用AltiumDesigner作为电路设计工具。AltiumDesigner通过把原理图设计、PCB绘制编辑、拓扑逻辑自动布线、信号完整性分析和设计输出等
电子开发圈·2025-01-18 03:32

Verilog中阻塞赋值和非阻塞赋值的区别？

阻塞赋值“=”对应组合逻辑电路赋值（无存储功能，立即赋值），并且会阻塞后面的赋值操作，非阻塞赋值“<=”对应时序逻辑电路赋值（有存储功能），所有非阻塞赋值操作在同一时刻进行赋值。下面分别通过vivado综合不同情况赋值的代码。第一种：在时序逻辑电路中使用阻塞赋值，通过综合后的电路可以看出非阻塞赋值综合出来的电路时立即执行赋值操作，和组合逻辑电路特性一致，无缓存功能，out_o直接被优化掉了。alw
张小侃·2025-01-18 03:01

FPGA Verilog 阻塞赋值和非阻塞赋值

阻塞赋值和非阻塞赋值的区别阻塞赋值阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。串行，立即生效。如b=a;赋值语句执行完后,块才结束。b的值在赋值语句执行完后立刻就改变的。可能会产生意想不到的结果。非阻塞赋值非阻塞赋值（<=），在赋值开始时计算表达式右边的值，在本次仿真周期结束时才更新被赋值变量，即赋值不是立即生效的；非阻塞赋值允许块中其他语句
杭州秃头程序猿·2025-01-18 02:57

分频器code

不管是分频还是倍频，都通过PLL实现或者用verilog描述实现。我们用ver
一条九漏鱼·2025-01-18 02:24

verilog中的阻塞赋值和非阻塞赋值的仿真

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、阻塞赋值语句二、非阻塞赋值语句总结前言Verilog中的赋值语句类型主要分为两类，阻塞赋值语句和非阻塞赋值语句，关于赋值赋值语句和非阻塞赋值语句的区别
DL_Zl·2025-01-18 01:18

嵌入式硬件设计 — 智能设备背后的隐形架构大师

目录引言一、嵌入式硬件设计概述（一）需求分析（二）硬件选型（三）电路设计（四）PCB制作与焊接（五）硬件调试与测试（六）软件移植与开发二、嵌入式硬件选型（一）微控制器（MCU）/微处理器（MPU）（二）
小周不想卷·2025-01-17 13:36

Soc简介

SoC是集成电路设计和制造工艺发展的产物，它可以将整个系统集成在一个芯片上。
IC开源世界·2025-01-17 01:24

(179)时序收敛---＞(29)时序收敛二九

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛二九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:32

(180)时序收敛---＞(30)时序收敛三十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:31

(158)时序收敛---＞(08)时序收敛八

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛八（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(159)时序收敛---＞(09)时序收敛九

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(160)时序收敛---＞(10)时序收敛十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(153)时序收敛---＞(03)时序收敛三

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:01

(121)DAC接口---＞(006)基于FPGA实现DAC8811接口

1目录（a）FPGA简介（b）IC简介（c）Verilog简介（d）基于FPGA实现DAC8811接口（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL
FPGA系统设计指南针·2024-09-16 07:01

FPGA复位专题---（3）上电复位？

1目录（a）FPGA简介（b）Verilog简介（c）复位简介（d）上电复位？
FPGA系统设计指南针·2024-09-16 07:31

(182)时序收敛---＞(32)时序收敛三二

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三二（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:29

Quartus sdc UI界面设置（二）

1.在Quartus软件中，导入verilog设计之后，打开Tools/TimeQuestTimingAnalyzer界面大致分为上下两部分，上半部分左侧显示Report、Tasks，右侧显示欢迎界面；
落雨无风·2024-09-15 10:49

VLSI 电路单元的自动布局-2024华数杯B题

摘要超大规模集成电路设计通常采用电子设计自动化(EDA)的方式进行，布局是EDA工具的核心的核心。
2401_84314384·2024-09-14 21:14

英伟达（NVIDIA）B200架构解读

TransformerEngine的电路设计原理主要包括以下几个方面：
weixin_41205263·2024-09-14 14:31

牛客Verilog语法刷题Day 1

校验器的输入是由原始数据位和校验位组成对于奇偶校验，若合法编码中奇数位发生了错误，也就是编码中的1变成0或0变成1，则编码中1的个数的奇偶性就发生了变化，从而可以发现错误，但不能检测出是哪些位出错。对于一个设置为50MHz的移位寄存器，把16左移到128，需要（）nsA.30B.40C.50D.60本题答案选D,从16到128需要3位，50MHz的时钟为20ns，移动3位则为60ns时间(s)=1
SAChemAdvance·2024-09-13 03:47

连续发送多个数据（uart串口RS232协议/verilog详细代码+仿真）

写在前言以下内容详细源文件，已经上传个人主页资源，需要自取~目录写在前言需求分析UART简介整体架构流程小结需求分析使用串口（rs232协议）间隔1s连续发送16byte的数据。由于每次发送的数据只有8bit，16byte=128bit，所以要发送16帧。UART简介这里实验所使用的参数有：rs232通信协议+9600bps+quartus18.0+modelsim2020异步通信：UART是一种
勇敢牛牛（FPGA学习版）·2024-09-12 22:45

实验七 基于Arduino的超声波传感器测距和LCD显示数据实验

目录7.1实验题目7.2实验目的7.3实验原理7.4实验步骤7.5实验仪器7.6电路设计7.7程序设计7.8实验总结B站搜索：Wm锰7.1实验题目本次实验题目为：基于Arduino的超声波传感器测距和LCD
B站_Wm锰·2024-09-12 06:08

第11周作业---HLS编程环境入门

目录HLS概念HLS是什么HLS与VHDL/Verilog有什么关系?
pss_runner·2024-09-08 09:41

VCS简介

1.2.1关于VCSVCS是VerilogCompiledSimulator的缩写。VCSMX®是一个编译型的代码仿真器。
XtremeDV·2024-09-07 08:14

vcs 入门

vcs即verilogcompilesimulator支持verilog,systemVerilog,openvera,systemC等语言，同时也有代码覆盖率检测等功能。
hemmingway·2024-09-07 07:36

2005国内IC Design House一览

统计结果上海地区136家北京地区122家广东地区60家江苏地区32家陕西地区29家四川地区15家浙江地区15家其他地区27家上海地区1.上海伟岭集成电路设计有限公司2.至益电子技术有限公司3.宜硕科技（
xiaomantoubaba·2024-09-07 04:19

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现

2、RTL分析（RTLanalysis）一般来讲，通常的设计输入都是Verilog、VHDL或者SystemVerilog等硬件描述语言HDL编写的文件，RTL分析这一步就是将HDL语言转化成逻辑电路图的过程
2401_84185145·2024-09-05 23:38

Verilog2. C语言3. 数组4. 关键词5. 模块

###5.2.4Verilog数组VSC语言数组####Verilog数组在Verilog语言中，数组通常被称作内存。
行者..................·2024-09-05 10:41

(170)时序收敛---＞(20)时序收敛二十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛二十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-03 13:50

初识 Verilog

Verilog综述：类C，并行，自顶向下，硬件描述语言，VHDL，VerilogHDL。VHDL，VerilogHDL，两种不同描述语言。Verilog语言（并行，硬件）类似C语言（串行，软件）。
栀栀栀·2024-09-02 08:27

Verilog刷题笔记31

题目：Supposeyouaredesigningacircuittocontrolacellphone’sringerandvibrationmotor.Wheneverthephoneneedstoringfromanincomingcall(),yourcircuitmusteitherturnontheringer()orthemotor(),butnotboth.Ifthephoneis
十六追梦记·2024-09-01 01:43
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