Verilog电路设计

电路设计（11）——带有触摸开关的循环数显装置proteus仿真

1.设计要求使用指定的元件，用模电、数电等有关知识，设计并制作带有触摸电极的电路，当电路得电，便能以“1-4-7-2-5-8-3-6-9”的顺序循环显示数字，几秒钟后就停显、消隐。而后，再触摸，又重复以上显示，约10秒钟后自行停显并消隐的工作过程，如此周而复始。为了显示工作状态，用绿色发光二极管指示电源工作状态；用红色发光二极管指示触摸开关的工作状态，当手指未触摸电路电极时，红色发光管亮，而当手指
嵌入式小李·2024-02-06 14:27

电路设计（12）——光控数显式风扇调速器的proteus仿真

1.设计要求使用指定元器件，用模电、数电等有关知识，设计并制作一个至少有三级变速的简单的电扇调速器。其要求是当分别数显0、1、2三个数字时，电扇相应处在失电、强电（市电电压）、弱电（小于市电电压）三挡级的供电状态（设市电电压为220V50HZ）。我们使用220伏交流40瓦的白炽灯泡及塑壳灯头一套（供电导线从提供给作品用的电源线上剪下一段即可），用于替代风扇。用灯泡的熄、亮、暗代替电扇的失电、强电、
嵌入式小李·2024-02-06 14:54

在verilog中保留chisel中的注释

HowtodeciphercommentsingeneratedVerilogfromchisel?
斐非韭·2024-02-06 13:49

沁恒 CH32V103 MCU介绍及呼吸灯演示

一.沁恒微电子南京沁恒微电子股份有限公司是一家高速数模混合公司主要产品集成电路设计公司，成立于2004年，公司位于江苏南京。公司主要在物联网领域专注于连接和控制方面的芯片设计以及应用技术开发。
不划水的小王·2024-02-06 11:56

带有同步清0、同步置1的D触发器模块描述及其Testbench测试

1、Verilog描述具有有异步清0、异步置1的D触发器//同步复位、置位D触发器模块描述moduleD_synctrigger(clk,rst,set,D,Q);inputclk,rst,set,D;
shuidetiankong·2024-02-06 11:44

【芯片设计- RTL 数字逻辑设计入门 6 -- 带同步复位的D触发器 RTL实现及testbench 验证】

文章目录带同步复位的D触发器Verilog代码testbench代码编译及仿真问题小结带同步复位的D触发器同步复位：复位只能发生在在clk信号的上升沿，若clk信号出现问题，则无法进行复位。
CodingCos·2024-02-06 11:12

systemverilog 宏定义 `define

define宏的介绍1.1特殊符号`"1.2特殊符号\`\`"1.3特殊符号``2带参数的宏`define2.1带参数宏的使用方法及其存在的问题2.2解决宏定义变量传参的方法总结前言本文主要记录一下systemverilog
hh199203·2024-02-06 09:53

如何理解派生类的构造函数

一、派生类的构造函数当派生类中没有构造函数时，VCS会自动插入一个构造函数new，并执行其父类中的构造函数super.new()；当派生类中有构造函数时，systemverilog期
hh199203·2024-02-06 09:53

SystemVerilog约束随机（二）

文章目录前言一、SystemVerilog约束随机1.1集合操作setmembership1.2权重约束weightedconstraints1.3队列约束arrayconstranint1.4条件约束
hh199203·2024-02-06 09:21

【电路设计】尖峰电压与浪涌电流

文章传送门一、尖峰电压SpikeVoltage减小电压尖峰尖峰吸收缓冲电路二、浪涌电流SurgeCurrent浪涌保护器线性浪涌抑制器IC参考链接一、尖峰电压SpikeVoltage电压尖峰的特点是持续数十微妙及高达几百伏的电压，由雷击或负载阶跃的感应耦合产生，属于浪涌电压里的一种。电机、电容器和功率转换设备（如变速驱动器）是产生尖峰电压的主要因素。通俗的说，就是在系统电压不稳，或者突然来电的时候
郁兮·2024-02-06 08:17

硬件电路设计之——DC-DC上电时电压输出尖峰电压

硬件电路设计之——DC-DC上电时电压输出尖峰电压发现问题在使用XL1509-5.0E时发现，当电源在上电瞬间会出现一个上升到8V的尖峰电压。使用的STC单片机好像能抗住这个电压，并且不损坏。
奇怪的QI·2024-02-06 08:46

基于QuartusII的verilog数字时钟设计

基于QuautusII的Verilog数字时钟设计（1）基本功能①显示年、月、日、星期、时、分，秒，是否为闰年（只有校对生效情况时间可以不连续）；②定时与闹铃：到设定的时间（选择周一至周末或具体日期）进行报警
小白努力中@·2024-02-06 08:46

【Verilog HDL设计】基于FPGA的HDMI协议实现v0.1

1协议简介HDMI协议常见用的有v1.4v2.0v2.1等版本，后两个版本基于v1.4版本发展而来，要想深入学习HDMI协议，从v1.4版本开始更容易上手。关于HDMIv1.4的协议内容，网上已经有很多前辈作了详细介绍，例如博主“芒果木有籽”的这篇“HDMI1.4协议详解”就讲解的很细致。但毕竟在一篇或者几篇博文中想要把一个协议没有遗漏的展现出来是非常困难的。更详细的协议内容协议详见《High-D
蚂蚁cd·2024-02-06 08:16

Vivado开发FPGA使用流程、教程 verilog（建立工程、编译文件到最终烧录的全流程）

目录一、概述二、工程创建三、添加设计文件并编译四、线上仿真五、布局布线六、生成比特流文件七、烧录一、概述vivado开发FPGA流程分为创建工程、添加设计文件、编译、线上仿真、布局布线（添加约束文件）、生成比特流文件、烧录等步骤，下文将按照这些步骤讲解vivado从创建工程到程序烧录到FPGA里如何操作。二、工程创建打开Vivado软件后，出现下图：上图选择creatproject后，出现下图：上
xingxing点灯·2024-02-06 08:11

【友晶科技】基于FPGA的贪吃蛇游戏设计（八）——状态机设计

1.状态机理论知识Verilog语言可以依靠不同的always语句块实现硬件电路的并行执行，但在实际工程中，不仅需要并行执行电路，偶尔也会遇到需要串行执行的电路。
Terasic友晶科技·2024-02-06 07:35

1位全加器设计—— 原理图与VHDL设计初步

文章目录一、实验背景二、实验过程总结一、实验背景通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法二、实验过程实验软件：quartusII13.0modelslimse10.2实验硬件
贪睡的小孩·2024-02-06 07:03

基于FPGA的图像最近邻插值算法verilog实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA数据导入matlab显示图片，效果如下：2.算法运行软件版本vivado2019.2，matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801:51:45
简简单单做算法·2024-02-06 07:01

一位全加器的设计与实践

目录认识全加器半加器一位全加器输出原理图实现一位加法器创建工程半加器原理图输入全加器原理图输入Verilog实现一位加法器下载测试总结参考文章认识全加器半加器半加器是能够对两个一位的二进制数进行相加得到半加和以及半加进位的组合电路
小艺的小依·2024-02-06 07:00

FPGA编程入门——实现一位全加器

然后通过4个1位全加器的串行级联，完成一个4位全加器的原理图设计；再改用Verilog编程（3种模式：门电路、数据流和行为级描述），完成这个4位全加器设计，并观察Verilog代码编译综合
Flydreamss·2024-02-06 07:59

Verilog实现2进制码与BCD码的互相转换

1、什么是BCD码？BCD码是一种2进制的数字编码形式，用4位2进制数来表示1位10进制中的0~9这10个数。这种编码技术，最常用于会计系统的设计里，因为会计制度经常需要对很长的数字做准确的计算。相对于一般的浮点式记数法，采用BCD码，既可保存数值的精确度，又可使电脑免除作浮点运算所耗费的时间。此外，对于其他需要高精确度的计算，BCD编码也很常用。常见的BCD码有很多种形式，比如8421码、242
单刀FPGA·2024-02-06 05:39

proteus设计教程-数码管使用方法

在电路设计时可采用74HC254增加驱动能力，仿真环境下单片机直接驱动也可以点亮。驱动代码6位数码管驱动C文件：7segX6.
zd845101500·2024-02-06 01:29

tinyriscv verilator分支移植到正点原子达芬奇开发板

关注公众号【集成电路设计教程】，获取更多学习资料，并拉你进“IC设计交流群”。QQIC设计&FPGA&DL交流群群号：866169462。
雪天鱼·2024-02-05 23:23

关于电路的一些杂项内容补充总结

在电路设计中，电源电路就是为整个电路中的各器件提供工作电压的。信号源信号源表示的是一种信号，比如信号发生器，就是产生各种类型的信号。信号有电压信号和电流信号，大
路溪非溪·2024-02-05 20:04

2019年需要学习的专业知识

编程语言数据结构算法分析与实现中级知识编译器原理操作系统网络编程高级知识Linux内核源码分析硬件知识体系结构基础知识电路知识模拟电路数字电路计算机组成原理处理器体系架构实现应用性知识PCB设计芯片设计（Verilog
大道而至简·2024-02-05 15:13

16-Verilog实现二线制I2C CMOS串行EEPROM的读写操作

Verilog实现二线制I2CCMOS串行EEPROM的读写操作1，二线制I2CCMOS串行EEPROM的简单介绍2，I2C总线特征介绍3，二线制I2C、CMOS串行EEPROM的读写操作4，EEPROM
向兴·2024-02-05 12:14

13-设计可综合状态机的指导原则，本文对于Verilog设计方法学至关重要！

设计可综合状态机的指导原则1，组合逻辑电路设计1.1，8位带进位端的加法器模块设计1.1.1，RTL代码设计1.1.2，tb测试信号1.1.3，生成原理图1.1.4，SIM输出波形1.2，指令译码模块设计
向兴·2024-02-05 12:44

Verilog task使用说明

任务与函数的区别和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用于组合逻辑的各种转换和计算，而任务更像一个过程，不仅能完成函数的功能，还可以包含时序控制逻辑。下面对任务与函数的区别进行概括：比较点函数任务输入函数至少有一个输入，端口声明不能包含inout型任务可以没有或者有多个输入，且端口声明可以为inout型输出函数没有输出任务可以
一只迷茫的小狗·2024-02-05 12:44

Verilog 中 task 的语法，及使用 task 来完成模块的 testbench

概述Verilog中的task是一种不可综合的语法，它既提供了从不同位置执行公共过程的能力（因为这样可以实现代码共享），也提供了把大过程切分成小过程的能力（因为小过程更便于阅读和调试）。
McEv0y·2024-02-05 12:44

task2：Verilog编写的设计模块在模块内部直接调用task

Verilog编写的设计模块在模块内部直接调用task1，概念2，模块设计2.1，RTL设计2.2，tb测试代码2.3，sim仿真输出参考文献：1，练习七-在Verilog中使用任务task1，概念在模块设计中
向兴·2024-02-05 12:43

双 JK 触发器 74LS112 逻辑功能。真值表_数字电路学习笔记（十一）：时序逻辑...

虽然数字电路课程还包括脉冲电路、模数转换、EDA等内容，但那些和本文的主线内容（不注重硬件搭建的电路设计）关系就不大了。一、时序功能我们从一个例子开始，说明时序逻辑的概念和作用。
weixin_39618173·2024-02-05 08:54

基于单片机的LED显示屏控制电路设计

摘要：当前LED显示屏控制电路的核心组成部分为DSP芯片，无法同时处理特殊的控制指令，使得LED显示屏控制响应延时较长。因此，提出应用单片机的LED显示屏控制电路。针对LED显示屏的工作原理进行分析，建立LED显示屏驱动策略。再以单片机为主控单元设计显示屏控制电路，通过改变行、列驱动电路，执行所有控制指令。最后，将PI控制算法应用到控制电路中，对比例系数和积分时间两项主要参数进行合理调整，得到控制
电气_空空·2024-02-05 05:11

竞争与冒险

在数字电路设计中，竞争与冒险是常见的问题，它们可能导致电路输出的不稳定和错误。因此，了解如何消除竞争与冒险是非常重要的。
㉨㉨·2024-02-04 19:49

【chisel】 环境，资料

sbt下载的过程中报错；[error]sbt.librarymanagement.ResolveException:chiselchisel目前的一些状况，问题Chisel，说爱你不容易Chisel相较于verilog
斐非韭·2024-02-04 19:04

#Verilog FPGA实现乐曲演奏电路

FPGA实现乐曲演奏电路音符对照表原理图代码实现音符对照表音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数低音1261.63191122932中音1523.2595611472高音11046.54785736低音2293.66170320436中音2587.3385110212高音21174.66426
tz+·2024-02-04 15:45

自定义小系统的HDL设计与FPGA板级调试——乐曲演奏电路设计

作者：Saint掘金：https://juejin.im/user/5aa1f89b6fb9a028bb18966a微博：https://weibo.com/5458277467/profile?topnav=1&wvr=6&is_all=1GitHub：github.com/saint-000CSDN:https://me.csdn.net/qq_40531974自定义小系统的HDL设计与FPG
Saint-000·2024-02-04 15:45

电路设计（9）——八路智力抢答器的proteus仿真

1.设计要求运用模拟电路、数字电路知识，设计、制作一个8路智力竞赛抢答器，要求有优先锁存、数显、声响及复位电路。主要元器件：CD4511，IN4148，共阴数码管，NPN三极管9013，NE555，喇叭，电阻，电容。2.元件介绍CD4511是一款常用的集成电路芯片，通常用于数字信号到七段数码管的转换。它具有四个BCD（二进制编码十进制）输入和七个输出引脚，分别对应七段数码管的a-g段。CD4511
嵌入式小李·2024-02-04 15:15

电路设计（10）——超温报警电路的proteus仿真

1.题目背景在现实生活中，常有一种工程技术，即带有自动温度补偿的设备，能在规定温度内正常工作。但是为了设备安全，需设定工作的上限温度，万一温控补偿失效，设备温度一旦超出上限温度时，便立即切断工作电源并报警。而待设备修复之后，再投入使用。2.设计要求为了能让作品在很短的时间内模拟上述过程，将题目适当修改，即用数显电路代替工作件，当其接通市电后，数显电路会周而复始地按顺序“0-1-2-4-8-0-8-
嵌入式小李·2024-02-04 15:15

EDA（Quartus II）——乐曲硬件演奏电路设计

设计目的：学习设计硬件乐曲演奏电路以及相关的控制电路。设计原理一：组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需要的两个基本要素，问题是如何来获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现乐曲的演奏效果。如图1所示为乐曲硬件演奏的电路原理图。其中rom_liangzhu为歌曲“梁祝”部分音符数据产生器，cnt_1为地址发生器，decoder_1为初始值设置译码器
楠潼·2024-02-04 15:44

「HDLBits题解」CS450

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Cs450/timer-HDLBitsmoduletop_module
UESTC_KS·2024-02-04 14:05

磁珠与电感的区别

本文将深入探讨磁珠和电感之间的区别，以便更好地理解它们在电路设计中的作用。电感简介：电感是一种电子元件，其主要特性是能够存储和释放电能。它通常是由螺线管绕制而成，当通过电流时，会在自身产生磁场。
若忘即安·2024-02-04 01:04

silvaco smartspice自学心得之一

我下载silvaco学习的原因有三点：建模过程中用到了veriloga文件，需要编译和学习语法ADS中加载va文件跑匹配是可以做到的，ICCAP中也很方便就能引用来建模，但是并不能实时编译veriloga
yesoili·2024-02-03 22:59

器件建模学习5-veriloga文件分析

个人微信wyl2333,已经建立器件建模群，请同行备注。模型来源安捷伦提供的angolov_gan.va模型，请支持正版。1.加载库文件，常数库和数学库2.定义全局变量和函数关系3.定义模型端口，如果要定义三端口，则注释掉上面部分。此时开始定义整个模型，模型以endmodule结束4.定义器件参数并注明参数类型，参数初始值，参数运行范围（作为对外提供模型的接口）一般在//后注明各类参数在模型中起的
yesoili·2024-02-03 22:59

重温FPGA设计之bcd加法器verilog实现

1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:[email protected]//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/
芯王国·2024-02-03 13:23

FPGA——verilog实现加法器（详细）

1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图verilog代码：modulehalf_add(a,b,so,co);//半加器inputa,b;/
逃亡的诗·2024-02-03 13:22

【FPGA & Verilog&Modelsim】 8bitBCD码60计数器

可私信获取整个项目文件8bit即有8位二进制BCD码，全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；常见的BCD码是8421码本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器闲话不多，上代码计数值qout达到60时，cout进位输出
去追远风·2024-02-03 13:51

【Verilog 设计】Verilog 加法器设计

以下介绍几种常见的加法器设计，提供Verilog设计并分析其优缺点。行波进位加法器这中加法器设计由多个1位全加器级联构成，依次从低位向高位传递，并输出最终的结果。
Linest-5·2024-02-03 13:51

verilog 实现常用加法器

半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。assignS=A^B;assignC_out=A&B;2.全加器全加器是多bit加法器的基础。C_i是进位输入。S=A⊕B⊕Ci；Co=AB+Ci(A⊕B)；modulefull_adder(inputA,inputB,inputC_i,outputS,outputC_o);assignS=A^B^C
无牙大白鲨·2024-02-03 13:50

【FPGA & Verilog】各种加法器Verilog

1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明（1）assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值，必须以assign或者deassign开始assign[delay]wire_
去追远风·2024-02-03 13:18

Vivado编译介绍

Vivado合成支持以下的可合成子集：•SystemVerilog：IEEE标准SystemVerilog统一硬件设计规范，以及验证语言（IEEEStd1800-2012）•Verilog：IEEEVerilog
cckkppll·2024-02-03 03:25

【数电实验3】Verilog—1位十进制可逆计数器

【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外，把代码修得整齐好看了一点】【代码参考博主weixin_49270464，已进行适当修改，符合实验要求。本代码及
白白与瓜·2024-02-02 11:28
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