Verilog电路设计

「HDLBits题解」Counters

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Count15-HDLBitsmoduletop_module(inputclk
UESTC_KS·2024-01-20 11:33

【51单片机Keil+Proteus8.9】门锁控制电路

门锁控制电路二、设计思路电路设计1.电源部分：使用BATTERY为整个电路提供电源，可以在电路中加入一个电源开关，以便控制电源的开启和关闭。
去追远风·2024-01-20 09:22

【FPGA & Verilog】手把手教你实现一个DDS信号发生器

FPGA搭建信号发生器DDS，重点是制作能够提前下载进开发板板载ROM的数据文件，这里用到的是mif文件，里面保存了数种波形（正弦波，方波，三角波，锯齿波）的点值，这些点值是由前期采样得来的，然后编写verilog
去追远风·2024-01-20 09:52

【FPGA & Verilog】使用教程 3-8译码器（原理图输⼊设计）

实验一：3-8译码器（原理图输⼊设计）⼀：实验⽬的1.了解3-8译码器的电路原理，掌握组合逻辑电路的设计⽅法2.掌握QuartusII软件原理图输⼊设计的流程⼆：实验内容2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊，Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真三：实验报告1.给出3-8译码器的真值表：2.实验步骤
去追远风·2024-01-20 09:52

【51单片机Keil+Proteus8.9+ADC0804】ADC实验 模拟转数字实验

一、实验名称ADC实验模拟转数字实验二、设计思路电路设计1.选用AT89C51单片机作为电路核心单元，外接8位单通道AD转换器ADC0804芯片和LM016L显示器以及滑动变阻器等其它常用元器件构成电路
去追远风·2024-01-20 09:52

【Quartus | verilog 系列】实现 3-8译码器

实验一：3-8译码器（原理图输⼊设计）2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊，Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真1.给出3-8译码器的真值表：2.实验步骤、实验内容截图（从创建⼯程开始到仿真结束）1.路径设置2.器件选择3.汇总4.创建BDF5.原理图设计6.编译结果7.创建VWF进行功能仿真波形
去追远风·2024-01-20 09:22

【51单片机Keil+Proteus8.9】AT89C51+7段数码管两位计数器

两位计数器显示设计思路电路设计使用AT89C51单片机，外部引出两个管脚P3^3和P3^4当作按钮分别作为start和stop，对计时状态进行控制，由于是两位计数器，引出两个管脚P3^0和P3^1作为两个数码管的片选信号
去追远风·2024-01-20 09:20

【51单片机Keil+Proteus8.9】控制步进电机+LCD1602显示状态

步进电机控制设计思路电路设计：选用AT89C51单片机作为电路核心部件，外加LM016L液晶显示屏作为显示，显示步进电机的Fast，Slow，Stop的三个状态将AT89C51单片机所选引脚与LM016L
去追远风·2024-01-20 09:19

Windows下Gvim的安装与配置

因为在公司实习时，主要用的两台电脑放在公司，下班不想带回实验室，所以就在实验室的电脑上安装GVIM，用于配合在Linux下的Verilog训练。2.GVIM的安装最新安
A u g·2024-01-20 08:45

Verilog wait语句

Verilog的wait语句是阻塞语句。
暴风雨中的白杨·2024-01-20 04:48

13.图的最短路径

应用举例：电缆的布线问题网络设计电路设计注意：针对带权无向图、联通图2).切分定理！
哈哈大圣·2024-01-20 04:13

电阻式电流采样不准？（下篇）

（上篇）本文为VIP文章，可以关注威信公众号：硬件之路学习笔记，免费阅读主要内容包括：①：电阻式电流采样电路设计②：电阻式电流采样PCB设计欢迎加入粉丝群讨论——关注威信公众号
硬件之路学习笔记·2024-01-20 02:16

基于FPGA实现通信系统：Verilog与HLS的选择与应用

Verilog是一种常用的HDL，适用于在FPGA上实现数字通信系统。
AigcFox·2024-01-20 01:19

Stm32最小系统板电路图设计、PCB设计

目录一、电路设计1.复位电路2.时钟电路3.电源电路4.SWD接口电路5.BOOT启动电路二、原理图绘制1.工程的建立2.原理图的绘制2.1使用已有库绘制原理图2.2构建原理图库2.3整体原理图三、PCB
风往哪吹就往哪走·2024-01-19 20:16

嵌入式学习二

电容器的作用生活中的电容：基于功能和制作工艺划分：电容的极性常见元器件：要求：我们要读懂电路、理解电路、需要对电路中的电子元器件有深刻认识理解基本原理和功能：常见的元器件如电阻、电容、电感、二极管、晶体管等是电路设计中最基础
帝落若烟·2024-01-19 18:57

FPGA 多路分频器实验

本节课讲解2分频、3分频、4分频和8分频的Verilog实现并且学习generate语法功能的应。
QYH2023·2024-01-19 13:22

【USTC】verilog 习题练习 16-20

16向量翻转题目描述创建verilog电路，将8bit的输入信号按bit翻转，并输出到输出端口，如下图所示：输入格式8bitin输出格式8bitout,为in的向量翻转moduletop_module(
enki0815·2024-01-19 02:01

【USTC】verilog 习题练习 26-30

26进位选择加法器前例中的加法器成为串行进位加法器，只有等前一级的加法器运算结束产生进位位之后，下一级加法器才能利用进位位进行计算，因此电路延时会随加法器串联级数的增加而线性增加，这使得电路计算速度大大降低。设每一级全加器的延时为t，则32bit加法器的延时则为：32t。为降低电路整体延时，我们可以按下图进行设计：我们将电路分为两段，每段实现16bit的加法，为了使高16位与低16位同时进行运算，
enki0815·2024-01-19 02:01

【USTC】verilog 习题练习 11-15

11向量_续1题目描述创建一Verilog模块，将16bit输入信号in分成两个8bit的信号out_hi、out_lo，然后输出，如下图所示：输入格式输入信号in,位宽16bit，类型为wire。
enki0815·2024-01-19 02:00

【USTC】verilog 习题练习 21-25

21基于端口名称的实例化题目描述创建一verilog电路，实现对模块mod_a基于端口名称的实例化，如下图所示：其中mod_a模块的代码为：modulemod_a(outputout1,outputout2
enki0815·2024-01-19 02:59

南京观海微电子----Verilog流水线设计——Pipeline

1.前言在工程师实际开发过程中，可能会经常遇到这样的需求：数据从数据源端不断地持续输入FPGA，FPGA需要对数据进行处理，最后将处理好的数据输出至客户端。在数据处理过程中，可能需要一系列的处理步骤。比如常规的信号进行处理步骤有（这里的处理步骤只是举个例子）：信号解调、滤波、傅里叶变换。假如数据源每10ns输入一个数据，一个采用数据经过信号解调需要10ns，完成滤波需20ns，傅里叶变换需要30n
9亿少女的噩梦·2024-01-18 22:33

原码、反码、补码介绍（主要补码）

只要一种加法电路就可以处理各种有号数加法，而且减法可以用一个数加上另一个数的补码来表示，因此只要有加法电路及补码电路即可完成各种有号数加法及减法，在电路设计上相当方便。减法电路得设计相对而
陈逸之·2024-01-18 16:28

verilog语法进阶

语句四、casez语句五、三目运算（ternaryconditionaloperator）六、递减运算符（reduction）七、for循环语句八、实例化多个模块（generate）总结前言  本文是针对verilog
FPGA中国创新中心·2024-01-18 15:21

【电力电子在电力系统中的应用】6 滞环电流控制的PWM整流器 + STATCOM整流器 + APF仿真

：基于滞环电流控制的PWM整流器仿真1.1仿真要求1.2仿真电路原理及设计1.2.1主电路的搭建1.2.2控制电路的搭建1.3波形分析步骤二：从PWM整流器到STATCOM仿真2.1仿真要求2.2仿真电路设计
白白与瓜·2024-01-18 10:30

最小生成树问题 & 切分定理

连通分量为1的图），找到一棵这张图所属的生成树；这棵树有v个节点，v-1条边，v-1条边连接了v个节点；这棵树上所有边的权值相加是最小的；最小生成树应用场景电缆布线设计：发电站到用电点的线怎么布；网络设计；电路设计
乌鲁木齐001号程序员·2024-01-18 09:38

Verilog刷题笔记15

题目：Anadder-subtractorcanbebuiltfromanadderbyoptionallynegatingoneoftheinputs,whichisequivalenttoinvertingtheinputthenadding1.Thenetresultisacircuitthatcandotwooperations:(a+b+0)and(a+~b+1).SeeWikipedi
十六追梦记·2024-01-18 06:40

Verilog刷题笔记16

题目：Sincedigitalcircuitsarecomposedoflogicgatesconnectedwithwires,anycircuitcanbeexpressedassomecombinationofmodulesandassignstatements.However,sometimesthisisnotthemostconvenientwaytodescribethecircui
十六追梦记·2024-01-18 06:40

Verilog刷题笔记14

题目：Onedrawbackoftheripplecarryadder(Seepreviousexercise)isthatthedelayforanaddertocomputethecarryout(fromthecarry-in,intheworstcase)isfairlyslow,andthesecond-stageaddercannotbegincomputingitscarry-out
十六追梦记·2024-01-18 06:10

Verilog刷题笔记7

题目：ConnectingSignalstoModulePortsTherearetwocommonly-usedmethodstoconnectawiretoaport:bypositionorbyname.BypositionThesyntaxtoconnectwirestoportsbypositionshouldbefamiliar,asitusesaC-likesyntax.Whenin
十六追梦记·2024-01-18 06:09

Verilog刷题笔记11

wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.LikeeverywhereelseinVerilog
十六追梦记·2024-01-18 06:09

Verilog刷题笔记13

Inthisexercise,youwillcreateacircuitwithtwolevelsofhierarchy.Yourwillinstantiatetwocopiesof(provided),eachofwhichwillinstantiate16copiesof(whichyoumustwrite).Thus,youmustwritetwomodules:and.top_module
十六追梦记·2024-01-18 06:09

Verilog刷题笔记4

题目：Givenan8-bitinputvector[7:0],reverseitsbitordering.Seealso:Reversingalongervector.我的解法：moduletop_module(input[7:0]in,output[7:0]out);assignout[7]=in[0];assignout[6]=in[1];assignout[5]=in[2];assigno
十六追梦记·2024-01-18 06:39

Verilog刷题笔记17

题目：Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysbl
十六追梦记·2024-01-18 06:02

UVM的guideline

UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。
谷公子的藏经阁·2024-01-18 04:03

CH340-STM32一键下载电路设计

1）直接上图2.启动模式STM32上电后的BOOT1/0的电平状态会决定它的运行模式。很明显，我们如果上电后要进入自己写的程序并运行，那么BOOT0就要为0，BOOT1此时高低无所谓；而要进入下载模式就需要BOOT0为1而BOOT1为0；为此我们可以在电路上先将BOOT1直接拉低，然后单纯控制BOOT0。3）重点讲解如下：2.复位后单片机的状态事实上，STM32在上电复位后的第4个SYSCLK后，
敬德修业－自强不息·2024-01-17 18:54

PCB设计时需要注意的几点

作为一名电子工程师，电路设计虽是一项必备的硬功夫，但是原理设计的再完美，如果电路板设计的不合理其性能也将大打折扣，严重时甚至不能正常工作，所以说现将自己最近几年在PCB设计时的一些经验归纳总结一下，并在此分享给大家
华杰研习社·2024-01-17 18:27

verilog编程题

verilog编程题文章目录verilog编程题序列检测电路（状态机实现）分频电路计数器译码器选择器加减器触发器寄存器序列检测电路（状态机实现）moduleDetect_101(inputclk,inputrst_n
江江江江江江江江江·2024-01-17 10:35

【FPGA/verilog -入门学习17】vivado 实现串口自发自收程序

1，需求PC使用串口助手给FPGA板发送9600波特率的数据，FPGA板接收到数据后，回复同样的数据给PC2，需求分析按模块可以划分为：rx接收模块，将输入的8位并行rx数据转换成[7:0]rx_data信号，当数据接收完成后，同时生成一个rx_done信号。bsp_generate_clk_en:接收波特率时钟产生模块，当rx接收到数据时，给一个start信号给波特率时钟产生模块，由bsp时钟产
王者时代·2024-01-17 10:31

FPGA 原理图细节--画引脚

BGA引脚表示1.1FPGA此引脚要正确和清晰，会在“PackagePin”中用到次物理接口1.2,MCU只用管对应的GPIO逻辑接口就可以了标识Bank电平标识出对应Bank的电平，在电路设计中可以清晰的知道对应的脚位输出电平
Kent Gu·2024-01-17 01:15

FPGA四选一的多路选择器（用三元运算符?:解决）

例如，在Verilog中，条件运算符?:可以用于if-else语句的简写形式。它的一般语法格式如下：表达式?结果1:结果2如果表达式为真，则结果为结果1；否则结果为结果2。
我来挖坑啦·2024-01-16 22:52

硬件电路设计纯纯小白-2-PCB中的安全间距如何设计

PCB中的安全间距如何设计?PCB设计中有诸多需要考虑到安全间距的地方。在此，暂且归为两类：一类为电气相关安全间距，一类为非电气相关安全间距。电气相关安全间距1、导线间间距就主流PCB生产厂家的加工能力来说，导线与导线之间的间距最小不得低于4mil。最小线距，也是线到线，线到焊盘的距离。从生产角度出发，有条件的情况下是越大越好，比较常见的是10mil。2、焊盘孔径与焊盘宽度就主流PCB生产厂家的加
爱学习的王优秀·2024-01-16 18:40

【FPGA & Modsim】 抢答器设计

实验题目：抢答器设计实验目的：掌握应用数字逻辑设计集成开发环境进行抢答器设计的方法；掌握时序逻辑电路设计的过程。
去追远风·2024-01-16 18:09

5.3 Verilog 带参数例化

5.3Verilog带参数例化分类Verilog教程关键词：defparam，参数，例化，ram当一个模块被另一个模块引用例化时，高层模块可以对低层模块的参数值进行改写。
lbaihao·2024-01-16 18:38

Zynq7020 使用 Video Processing Subsystem 实现图像缩放

目前市面上主流的FPGA图像缩放方案如下：1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的
攻城狮Wayne·2024-01-16 12:17

基于51单片机的智能热水器设计

基于51单片机的智能热水器设计摘要一、绪论1.1选题背景及意义1.2完成目标与功能设计二、硬件系统设计2.1硬件完成要求2.2方案选择2.3电源电路设计2.4键盘电路2.5蜂鸣器报警电路2.6温度检测电路
Svan.·2024-01-16 11:43

基于FPGA的UART多字节环回实验verilog代码(含帧头帧尾和解码部分)

采用VIVADO开发环境，频率50MHz，波特率256000，8位数据位，1位停止位。串口接收程序源自正点原子的例程。带仿真工程，数据帧格式如下图：发送数据为：aaff03000E03B186100040011100000000000000110000000000111155CC效果如图：仿真效果图：参考以下文章和视频：FPGA串口多字节收发_哔哩哔哩_bilibiliFPGA串口多字节接收、解码
芯想是陈·2024-01-16 10:10

Verilog语法——6.测试文件使用for和random语句进行赋值

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求：涉及到
鸥梨菌Honevid·2024-01-16 10:09

【FPGA & Modsim】数字时钟

3、使用VerilogHD
去追远风·2024-01-16 10:39

【FPGA & Modsim】序列检测

实验题目：序列检测器设计实验目的：掌握应用数字逻辑设计集成开发环境进行序列检测器设计的方法；掌握时序逻辑电路设计的过程。实验内容：1、设计一个序列检测器，用于检测输入数据中的特定序列“10010”。
去追远风·2024-01-16 10:39

【FPGA & Verilog】4bitBCD码加法器+7段数码管

顶层文件：moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva
去追远风·2024-01-16 10:09
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