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Verilog系列教程
iOS开发-OpenGL ES入门教程1
OpenGLES
系列教程
在这里。OpenGLES
系列教程
的代码地址你的star和fork是我的源动力，你的意见能让我走得更远。核心思路通过GLKit，尽量简单地实现把一张图片绘制到屏幕。
weixin_30325071
·
2023-11-12 21:51
移动开发
xcode
python实现炒股自动化，个人账户无门槛量化交易的开始
本篇作为
系列教程
的引子，对股票量化程序化自动交易感兴趣的朋友可以关注我，现在只是个粗略计划，后续会根据需要重新调整，并陆续添加内容。
财云量化
·
2023-11-12 13:01
python学习记录
股票自动交易
自动化
人工智能
股票自动交易
python
韦东山freeRTOS
系列教程
：FreeRTOS的内部机制 简易笔记 第二天
韦东山freeRTOS
系列教程
：FreeRTOS的内部机制_哔哩哔哩_bilibili11队列实现互斥访问12队列第二个好处提高CPU效率休眠唤醒任务B直接进入休眠态13队列核心关中断环形缓冲如何唤醒P14
墨子非阿萨德
·
2023-11-12 10:03
平台知识
单片机
FreeRtos 操作系统 STM32 CubeMx系列学习笔记
1前言本系列学习笔记是对“韦东山FreeRtos学习
系列教程
”和B站up主“愿意做我的战士吗”的FreeRtos操作系统教程的总结，读者若想对FreeRtos有更加深刻的了解可以移步这两位的专栏就行学习
Joseph Wen
·
2023-11-12 10:02
FreeRtos
stm32
单片机
嵌入式硬件
mcu
Verilog
实现SPI主机通信
前言在今年二月份的时候我写了一篇关于SPI模式的
Verilog
代码实现的博客（原文），当时由于时间关系，我只测试了SPI的一种通信模式(CPOL=0,CPHA=0)，在该模式下通信正常，但是其它模式没有进行仔细测试
我诺你一世不弃
·
2023-11-12 10:21
FPGA
米联客资料笔记FPGA篇&EDA先锋工作室&官方DOC&常用TestBench模板&Vivado基本使用
文章目录背景一、米联客
verilog
篇笔记1、为什么要推出vivado2、状态机，软核的理解3、always@的含义与@（）4、条件运算符5、阻塞逻辑和非阻塞逻辑混用二、xilinx官方DOC三、常用TestBench
ciscomonkey
·
2023-11-12 10:41
Xilinx_Vivado
vivado
hdlbits系列
verilog
解答（100位BCD加法器）-43
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述系统将为您提供一个名为bcd_fadd的BCD一位数加法器，该加法器将两个BCD数字相加并进位，并生成总和和进位。
zuoph
·
2023-11-12 02:03
verilog语言
fpga开发
hdlbits系列
verilog
解答（计算向量中1出现次数）-41
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述“频次计数”电路对输入向量中的“1”数进行计数。为255位输入向量构建频次计数电路。
zuoph
·
2023-11-12 02:33
verilog语言
fpga开发
hdlbits系列
verilog
解答（100位加法器）-42
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述通过实例化100个完整加法器来创建一个100位二进制纹波进位加法器。
zuoph
·
2023-11-12 02:33
verilog语言
fpga开发
hdlbits系列
verilog
解答（反转向量位序）-40
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述给定一个100位输入向量[99：0]，反转其位顺序。
zuoph
·
2023-11-12 02:24
verilog语言
fpga开发
FPGA学习笔记-
Verilog
语法-夏宇闻
FPGA-00-语法《
Verilog
数字系统设计教程》-夏宇闻-第一部分第一章基础知识硬件描述语言HDL：以文本形式描述数字系统硬件的结构和行为。
学习虫虫
·
2023-11-12 00:30
fpga开发
学习
System
Verilog
学习笔记（一）
目录一、数据类型1.
Verilog
基本数据类型：2.System
Verilog
新添加的数据类型3.四值逻辑数据分类4.二值逻辑数据类型5.有符号类型和无符号类型6.仿真行为7.其他类型二、自定义类型1.
Katy12
·
2023-11-12 00:00
System
Verilog学习
学习
fpga开发
笔记
verilog
幂次方_
Verilog
学习笔记——有符号数的乘法和加法
有符号数的计算在
Verilog
中是一个很重要的问题(也很容易会被忽视)，在使用
Verilog
语言编写FIR滤波器时，需要涉及到有符号数的加法和乘法，在之前的程序中我把所有的输入输出和中间信号都定义成有符号数
AeroD
·
2023-11-12 00:29
verilog幂次方
Verilog
学习笔记1——关键词、运算符、数据类型、function/task、initial/always、generate、抽象级别
文章目录前言一、关键词二、运算符1、算术运算符*/%+-2、移位运算符>>>>3、关系运算符=>4、相等运算符=====!==!=5、位运算符&|6、逻辑运算符&&||!7、拼接运算符总结——举例计算三、数据类型1、基本类型：reg、wire、integer、parameter2、位宽扩展四、条件语句五、循环语句1、for2、generate六、function和task七、initial和alw
_lalla
·
2023-11-12 00:28
Verilog学习笔记
学习
verilog
Verilog
学习笔记·Day3 基础知识
目录语言要素空白符注释符标识符转移标识符关键字数值整数实数数据类型连线型寄存器型存储器型抽象数据类型运算符和表达式算数操作符关系操作符相等关系操作符逻辑运算符按位运算符归约运算符（缩位运算符）移位运算符条件运算符连接和复制运算符语言要素空白符空白符包含空格符、制表符、换行符，换页符等，它们的存在使程序更具与易读性，不影响编译。注释符单行注释：//内容（不可换行）多行注释：/*内容（可换行）*/标识
不知江月待何人..
·
2023-11-12 00:27
Verilog
学习
fpga开发
Verilog
学习笔记
Verilog
HDL的基本语法模块•
Verilog
HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。
悟OO道
·
2023-11-12 00:57
fpga开发
Verilog
Verilog
学习笔记（三）变量与操作符
Verilog
学习笔记文章目录
Verilog
学习笔记前言一、变量1.1网络数据类型wire,tri1.2寄存器类型reg1.3Memory型二、操作符号2.1逻辑运算符：2.2关系运算符：2.3等式运算符
bjwhile
·
2023-11-12 00:27
嵌入式
fpga
硬件
嵌入式
verilog
Verilog
学习笔记（4）:仿真验证与Testbench编写
文章目录1.
Verilog
电路仿真和验证概述2.
Verilog
测试程序设计基础2.1Testbench及其结构2.2测试平台举例2.3
Verilog
仿真结果确认2.4
Verilog
仿真效率3.与仿真相关的系统任务
Deprula
·
2023-11-12 00:56
Verilog学习笔记
学习
fpga开发
Verilog
学习笔记 HDLBits——Vertors
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、Vectors1.Vectors2.Vectorsinmoredetail3.Vertorpartselect4.Bitwiseoperators5.Four-inputgates6.Vectorconcatenationoperator7.Vectorreversal18.Replicationoperator9.M
小Rr丶
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2023-11-12 00:26
verilog
学习
fpga开发
硬件工程
Verilog
RTL基础模块代码设计学习笔记
Verilog
RTL基础模块代码设计组合逻辑电路多路选择器电路描述2选1的mux4选1的mux交叉开关电路描述2x2路交叉开关4x4路交叉开关优先编码器电路描述4_2优先编码器8_3优先编码器多路译码器电路描述
VermouthLeft
·
2023-11-12 00:25
verilog
fpga
Verilog
学习笔记
2.概述2.1
Verilog
模块的基本概念2.2
Verilog
用于模块的测试3.模块的结构、数据类型、变量和基本运算符号3.1模块的结构3.2数据类型及其常量和变量3.2.1常量3.2.2变量4.运算符
hatemushroooom-
·
2023-11-12 00:55
学习
笔记
fpga开发
Verilog
学习笔记（1）:
Verilog
基础知识
第一章
Verilog
基础知识文章目录1，
Verilog
语法要素1.1空白符1.2注释符1.3标识符1.4关键字1.5转义标识符1.6数值2，数据类型2.1物理数据类型2.2连线型和reg型数据类型的声明
Deprula
·
2023-11-12 00:55
Verilog学习笔记
学习
fpga开发
硬件工程
「
Verilog
学习笔记」4位数值比较器电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析这里要注意题目的“门级描述方式”，所以我们只能使用基本门电路：&,|,!,^,^~。
正在黑化的KS
·
2023-11-12 00:54
Verilog学习笔记
学习
笔记
Quartus II bilibili 入门 EDA实用技术教程（二）--- ---四选一多路选择器 仿真操作
p=5仿真上一讲：3-2程序always@(aorborcordors1ors2)#always引导顺序语句begin:MUX41//块语句case()//条件语句2'b00:y
verilog
HDLfile
计算机视觉-Archer
·
2023-11-12 00:17
Quartus
2
Verilog
VHDL三种建模描述方式——2选1数据选择器
标题QuartusII标题
Verilog
VHDL三种建模描述方式——2选1数据选择器1，结构化描述方式：是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用
ZikH�
·
2023-11-12 00:17
fpga开发
Verilog
学习之路（1）— Quartus II 13.0下载安装和HelloWorld
Verilog
学习之路（1）—QuartusII13.0下载安装和HelloWorld一、前言QuartusII是Altera的FPGA设计工具，二、安装包下载百度云链接地址：https://pan.baidu.com
Willliam_william
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2023-11-12 00:13
Verilog
软件使用
verilog
Quartus II 13.0波形仿真（解决无法产生仿真波形问题）
目录前言新建工程创建
Verilog
文件，写代码波形仿真（解决没有输出波问题）前言这么说把QuartusII13.0是我目前来讲见过最恶心的软件，总是一大堆麻烦事，稍微哪里没弄好就后面全都出问题。
Gretel Tade
·
2023-11-12 00:11
EDA实验
fpga开发
EDA实验
Quartus
II
13.0
硬件
Verilog
Verilog
HDL语言基础知识
目录
Verilog
HDL语言基础知识6.1.2
Verilog
HDL模块的结构6.1.3逻辑功能定义6.2.1常量6.3运算符及表达式6.4.2条件语句
Verilog
HDL语言基础知识先来看两个
Verilog
HDL
Gretel Tade
·
2023-11-12 00:40
EDA实验
fpga开发
EDA实验
Verilog编程
知识图谱
艾米电子 - 多路选择器与多路分解器，
Verilog
对读者的假设已经掌握：可编程逻辑基础
Verilog
HDL基础使用
Verilog
设计的QuartusII入门指南使用
Verilog
设计的ModelSIm入门指南内容1多路选择器Multiplexer此处所说的多路选择器
Tiger-Li
·
2023-11-12 00:39
FPGA
EDA（Quartus II）——ADC采样控制电路设计
图1采样状态机结构框图用状态机对ADC0809进行采样控制，首先必须了解其工作时序，然后据此作出状态图，最后写出相应的
Verilog
代码。
楠潼
·
2023-11-12 00:09
EDA实践
嵌入式
verilog
vhdl
其他
【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/
Verilog
HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
一、实验要求1.编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现；2.在QuartusII环境下，运用
Verilog
HDL语言进行编程开发，并完成对电路工作情况的仿真模拟；3.完成配置程序的下载
StormBorn_
·
2023-11-12 00:07
数字系统设计
fpga
fpga/cpld
verilog
硬件
计算机组成原理 实验一 四位加法器设计
芯片编号：EP3C40F780C8软件：QuartusII64-Bit13.1.0.162启动Quartus13.1创建子项目full_adder，芯片选择EP3C40F780C8新建
Verilog
HDLFile
Robert_SWJTU
·
2023-11-12 00:06
林湾村计组实验2023
fpga开发
EDA实验----四选一多路选择器设计(QuartusII)
目录一．实验目的二．实验仪器设备三．实验原理：四．实验要求五．实验内容及步骤1.实验内容2.实验步骤六．实验报告七.实验过程1.创建
Verilog
文件，写代码2.波形仿真3.作出电路图4.烧录文件一．实验目的
Gretel Tade
·
2023-11-11 23:34
EDA实验
fpga开发
EDA实验
Verilog
QuartusII
硬件开发板
[深度学习] Word2vec 之 Skip-Gram 模型（训练篇）
这是一个关于Skip-Gram模型的
系列教程
，依次分为结构、训练和实现三个部分，本文为第二部分：训练篇。第一部分我们了解skip-gram的输入层、隐层、输出层。
1.02^365的成长裂变
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2023-11-11 19:16
深度学习
C++内存分配详解三：内存分配模型
侯捷C++内存分配课程总结三：内存分配模型文章内容参照于侯捷C++内存分配
系列教程
文章目录侯捷C++内存分配课程总结三：内存分配模型回顾：重载new行为的目的一、内存分配模型：内存池二、具体实现1.C+
就是蝎子呀
·
2023-11-11 18:34
C++内存分配
c++
内存管理
PLI, DPI, DirectC,TLI
关于PLI的文献只有
Verilog
PLIHandbook这本书。并且
Verilog
PLI是一本相对成熟的技术。
weixin_30471561
·
2023-11-11 09:03
数据结构与算法
c/c++
RISCV学习笔记6.2--vcs和verdi开发蜂鸟e203
参考博客：1、在vcs中编译及运行测试E203例子2、开源RISC-V处理器(蜂鸟E203)学习（一）修改仿真环境（vcs2018+verdi2018）3、VCS常用命令详解上一个教程中，e203使用开源i
verilog
爱发明的小兴
·
2023-11-11 09:02
riscv处理器设计
fpga开发
学习
芯片后仿问题
Star-RC/QRC抽取RC寄生参数文件并读入到Tempus/PT分别做func/mbist/scan时序sign-off，写出SDF3.0用以后仿真，搭建后仿真的验证环境，添加sc/io/macro的
verilog
model
messi_cyc
·
2023-11-11 09:00
嵌入式硬件
Verdi命令行调用选项用法
命令行调用Verdi平台如果没有指定manage.rc资源文件，则库设置从novas.rc资源文件里面load;支持load
verilog
的压缩文件gzipped(*.gz);如果编译的门级设计因为ECO
小东西的东西
·
2023-11-11 09:00
面试
学习路线
阿里巴巴
java
java进阶
后端
【原创】System
Verilog
中传说的DPI
自System
Verilog
3.1a之后，System
Verilog
推出了一个与第三方语言进行交互的强大功能，称之为DPI，DPI的全称就是DirectProgrammingInterface，是System
Verilog
硅芯思见
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2023-11-11 09:59
SystemVerilog
dpi-c
开发语言
[快速上手RN] 3. React native 制作底部导航栏 Bottom Tab Bar
[快速上手RN]3.Reactnative制作底部导航栏BottomTabBar
系列教程
1.最终效果1.安装依赖1.1安装react-navigation相关依赖1.2安装UIKitten1.3使用Expo2
iMingzhen
·
2023-11-11 02:00
前端
react
native
ui
react.js
Docker 学习路线
常用命令Docker命令大全
系列教程
什么是DockerCentos7.x下安装DockerCentos7.x下Docker镜像加速配置注册dockerhub的账号如何修改docker容器的启动参数如何修改
小菠萝测试笔记
·
2023-11-11 00:21
docker
java
人工智能
linux
gitlab
verilog
D触发器
只有时钟clk：Q由D控制，Q=D，但在clk时钟上升沿才会改变//2022-1-27
verilog
学习//D触发器`timescale1ns/10psmoduledff1(clk,d,q);inputclk
踩坑记录
·
2023-11-10 23:42
verilog
verilog
verilog
3段式状态机
3段式状态机：3段式状态机写法，写出下图状态转换图。1确定输入输出信号，及其类型（是wire还是reg）；2声明内部信号，一般需要定义current_state和next_state；3用3个always语句描述状态机。第一个用来次态和现态的转换，第二个always用于现态在输入情况下转换为次态的组合逻辑；第三个语句用于现态到输出的组合逻辑输出。//3段式状态机写法，写出上图状态转换图。modul
踩坑记录
·
2023-11-10 23:42
verilog
systemverilog
verilog
verilog
7段数码管译码器
sed_dec.v：//2022-1-20
verilog
学习//七段码译码器a-g7根管`timescale1ns/10ps;modulesed_dec(num,a_g);input[3:0]num;output
踩坑记录
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2023-11-10 23:42
verilog
verilog
xposed hook java_[原创]Android Hook
系列教程
(一) Xposed Hook 原理分析
章节内容一.AndroidHook
系列教程
(一)XposedHook原理分析二.AndroidHook
系列教程
(二)自己写APK实现HookJava层函数三.AndroidHook
系列教程
(三)CydiaHookNative
FedAI联邦学习
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2023-11-10 20:55
xposed
hook
java
HDLBits全部解答
文章目录GettingStartedstep_oneZero
Verilog
LanguageBasicsWireWire4NotgateAndgateNorgateXnorgateWiredecl7458VectorsVector0Vector1Vector2VectorgatesGates4Vector3VectorrVector4Vector5ModulesHierarchyModuleModu
小李干净又卫生
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2023-11-10 14:05
FPGA学习
keil
mdk
stm32
c语言
VTK
系列教程
一：整体架构
VTK(VisualizationToolkit),顾名思义主要用于三维计算机图形学、图像处理和可视化，VTK到底能做什么？这还得从人类的视觉系统讲起，现实世界中的物体在光照的作用下，其反射的光线进入人体视神经网络形成图像，物体、光照、视神经网络在VTK中都有对应的抽象，VTK正是利用这种抽象来模拟人类的视觉系统，将图像绘制到计算机屏幕上；那么大家都听过数字图像处理这门课，它与VTK不同，它是利用
人工智能大讲堂
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2023-11-10 14:50
架构
计算机视觉
图像处理
c++
VTK
系列教程
六：多平面重建
上一篇我们讲了在VTK中如何生成VR图像，这一篇我们来讲一下如何利用VTK生成MPR图像，多平面重建图像就是从不同的方向去看物体，根据方向的不同，生成的图像分别是：横断面、冠状面、矢状面。前面我们讲过VTK的绘制管线：物体->Filter->Mapper->结果，在实现MPR功能时我们也可以依据这个思路进行：物体：这里的物体指的是从DICOM文件读取数据后在内存中构造的对象：this->m_rea
人工智能大讲堂
·
2023-11-10 14:50
平面
计算机视觉
vr
VTK
系列教程
十一：MPR定位线
我们已经实现了MPR图像的显示，但只能获取垂直某个轴的截面图，那如何获取带有倾斜角度的截面图呢？这样的截图对于不规则病灶和器官是有意义的。VTK其实给我们提供了一种非常简单的方法：vtkResliceImageViewer，只要很简单的步骤就能实现。但这个类中每一个MPR图像都属于一个RenderWindow，这不符合我们的设计思路，MedBeyond项目是所有图像公用一个RenderWindow
人工智能大讲堂
·
2023-11-10 14:50
visual
studio
ide
visualstudio
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