Verilog编程练习

[Verilog语言入门教程] 乘法器详解 与 设计/仿真

专栏《Verilog》<<<<返回总目录<<<<乘法器可以分为以下5种类型：顺序乘法器（SequentialMultiplier）：顺序乘法器是最简单的乘法器类型，采用逐位相乘的方法实现。
元存储·2024-01-06 11:51

「Verilog学习笔记」任意奇数倍时钟分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleclk_divider#(parameterdividor=5)
KS〔学IC版〕·2024-01-06 11:20

大一，如何成为一名fpga工程师?

1、数电（必须掌握的基础），然后进阶学模电（选学），2、掌握HDL（HDL=verilog+VHDL）可以选择verilog或者VHDL，建议verilog就行。
宸极FPGA_IC·2024-01-06 11:18

「Verilog学习笔记」编写乘法器求解算法表达式

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecalculation(inputclk,inputrst_n,
KS〔学IC版〕·2024-01-06 07:38

【Synopsys工具使用】2.Verdi的使用

Verdi查看逻辑原理图用VCS生成波形文件并用Verdi打开  编写Makefile文件：all:findcomfind:find-name"*.v">file.listcom:vcs-full64-sverilog-debug_all-fsdb-ffile.list-lcom.logsim
PPRAM·2024-01-06 04:07

MATLAB/simulink HDLCoder生成DDS quartus项目

一、什么是HDLCoderHDLCoder通过从MATLAB函数、Simulink模型和Stateflow图中生成可移植、可综合的Verilog®和VHDL
萨文 摩尔杰·2024-01-05 23:42

HDB3 的编码与译码 ①（MATLAB 实现）2021-9-11

最终的目的是使用Verilog语言完成一个HDB3的编码器和译码器。一、HDB3码是什么？HDB3全称（HighDensityBipolaroforder3cod
@可口可乐·2024-01-05 23:40

2020-01-13硬件设计语言版本更新与Vivado 2018.3支持

VHDL和verilog是两种国际公认的硬件编程语言，版本更替如下：IEEEStd1364-2001_IEEEStandardforVerilogHardwareDescriptionLanguage=
az1981cn·2024-01-05 19:31

UDP和TCP套接字（socket）编程实现及原理阐述

socket编程：生成网络应用本实验为《计算机网络自顶向下方法》中的编程练习，通过编程实现才能更好的理解计算机如何实现连接和数据发送。
阿祖_in_coding·2024-01-05 17:51

使用VIVADO LICENSE 加密VHDL/Verilog 文件（一）

第一步：license获取到赛灵思官网申请IEEE1735V2的license，或者通过赛灵思代理商申请。（建议后者，前者可能不会有回复）。第二步，加载license，使能加密功能。第三步，根据需求创建密钥文件。根据自身需求，更改是否加密仿真等情况,一般通过falsetrue选择。文件下内容如下：`pragmaprotectversion=2`pragmaprotectencrypt_agent=
希言自然也·2024-01-05 16:18

Verilog中的FIFO设计-异步FIFO篇

0写在前面在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO1异步FIFO结构在上篇文章中我们给出了FIFO的基本接口图image并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图image异步FIFO主要由五部分组成：写控制端、读控制端、FIFOMemory和两个时钟同步端写控制端用于判断是否可以写入数据
行走的BUG永动机·2024-01-05 12:43

Quartus II 13.1的安装及使用

QuartusII13.1的安装及使用_quartus13.1-CSDN博客1.3Verilog环境搭建|菜鸟教程学习Verilog做仿真时，可选择不同仿真环境。
lbaihao·2024-01-05 09:05

【Shell编程练习】输入三个数并进行升序排序

系列文章目录输出HelloWorld通过位置变量创建Linux系统账户及密码监控内存和磁盘容量，小于给定值时报警猜大小系列文章目录输入三个数并进行升序排序输入三个数并进行升序排序#!/bin/bash#依次提示用户输入3个整数,脚本根据数字大小次排序输出3个数字read-p"请输入一个整数："num1read-p"请输入一个整数："num2read-p"请输入一个整数："num3#不管谁大谁小,最
不怕娜·2024-01-05 09:25

FPGA高端项目：纯verilog的 UDP 协议栈，提供11套工程源码和技术支持

目录1、前言免责声明更新说明2、相关方案推荐我这里已有的以太网方案本协议栈的千兆网UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手网络PHYIDELAYE源语MAC层AXI4-StreamFIFOUDP协议栈IP地址修改UDP数据回环总体代码架构5、工程源码-1详解6、
9527华安·2024-01-05 06:13

FPGA高端项目：纯verilog的 10G-UDP 高速协议栈，提供7套工程源码和技术支持

目录1、前言免责声明更新说明2、相关方案推荐我这里已有的以太网方案本协议栈的千兆网UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手GT资源使用GTH--10GBASE-R*协议使用10GEthernetPCS/PMA(10GBASE-R/KR)协议使用GTY--10GB
9527华安·2024-01-05 06:09

「Verilog学习笔记」求最小公倍数

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网题目要求求解两个数的最小公倍数，而最小公倍数可以通过两个数的乘积除以两个数的最小公约数得到。
KS〔学IC版〕·2024-01-05 06:37

PCI Verilog IP 设计

1PCIIP设计虽然PCI已经逐渐淘汰，但是还是有不少应用需要这样的接口通讯。设计目的是为了提供基于源码的PCIIP，这样硬件就不必受限于某一个FPGA型号，也方便ASIC迁移。由于PCI的电气标准都是标准3.3V电平，不像PCIe需要高速收发器、8b/10b编码等技术的支持，因此设计一个基于源码的PCIIP是完全可行的，并且我们设计的IP也确实经过了验证。1.1功能需求l接收FPGA其它模块的参
Hello-FPGA·2024-01-04 19:15

小学生C++学习、小学生C++趣味编程、零基础学C++

持续更新中~_哔哩哔哩_bilibili【动画学算法】找出一组数中的最大数，少儿C++编程练习题【动画学算法】找出一组数中的最大数，少儿C++编程练习题_哔哩哔哩_bilibili【动画学算法】找出一组数中的最大数
dllglvzhenfeng·2024-01-04 12:09

Synplify定义全局变量

GUI：option——>Verilog——>CompilerDirectives如果代码里面定义了`ifdefFPGA那在CompilerDirectives处填写FPGA=1即可如果有多个
Jade-YYS·2024-01-04 11:20

数字IC后端设计实现之Innovus update_names和changeInstName的各种应用场景

update_names1）为了避免和verilog语法保留的一些关键词，比如input，output这些，是不允许存在叫这类名字的wire等。
IC拓荒者·2024-01-04 09:09

c语言结构体编程时钟,C语言作业:结构体编程练习 在屏幕上模拟显示一个数字式时钟 源代码能给我的话+50，感谢...

#includestructclock{inthour;intminute;intsecond;};typedefstructclockCLOCK;/*函数功能:时、分、秒时间的更新函数参数:无函数返回值:无*/voidUpdate(CLOCK*myclock){myclock->second++;if(myclock->second==60){/*若second值为60，表示已过1分钟，则min
陈冠男·2024-01-04 03:40

【FPGA/verilog -入门学习16】fpga状态机实现

需求：用两段式状态机设计序列码检测机。这个序列码检测机用于检索连续输入的1bit数据（每个时钟周期输入1bit），当检测到一串“101100”的输入数据时，产生一个时钟周期的高脉冲指示信号状态图//实现状态机切换//101100//完成切换后，输出高脉冲`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,inputi_incode,
王者时代·2024-01-03 17:06

【FPGA/verilog -入门学习15】vivado FPGA 数码管显示

1，需求：使用xc720开发板的8个数码管显示123456782，需求分析：75hc5951，74hc595驱动，将串行数据转换成并行输出。对应研究手册2，发送之前将要发的数据，合并成高8位:SEG,低8位：SEL,结合testbanch查看波形，使用测试代码验证显示。//实现承有数码管显示1`timescale1ns/1psmodulevlg_74hc595_v(inputi_clk,input
王者时代·2024-01-03 17:34

「Verilog学习笔记」异步复位同步释放

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleali16(inputclk,inputrst_n,inputd
KS〔学IC版〕·2024-01-03 13:35

「Verilog学习笔记」全加器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网//对于半加器，只有输入a,b,输出和进位表示为：//S=a^b;①//C=a&b;②//全加器，在a,b的基础上增加了进位
KS〔学IC版〕·2024-01-03 13:35

「Verilog学习笔记」乘法与位运算

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网观察乘数的特点：1111_1011=1_0000_0000-1-100`timescale1ns/1nsmoduledajiang13
KS〔学IC版〕·2024-01-03 13:04

FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】篇FPGA技术江湖

一、半加器概念半加器，就是y=a+b，不考虑进位，如下真值表，a、b表示2个相加的数，y表示和，Co表示结果有没有进位从真值表可以得出，y和Co的布尔表达式Y=(~a&b)|(a&~b)Co=a&b二、全加器全加器，就是y=a+b+c_up，要考虑进位，如下真值表，a、b表示2个相加的数，c_up表示低位向本位的进位标志，Co表示计算结果有没有向高位进位。从真值表可以得出，y和Co的布尔表达式y=
ONEFPGA·2024-01-03 13:03

Verilog学习笔记HDLBits——Module：Hierarchy

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、Module：Hierarchy1.Module2.Connectingportsbyposition3.Connectingportsbyname4.Threemodules5.Modulesandvectors6.Adder17.Adder28.Carry-aselectadder8.Adder-subtracto
小Rr丶·2024-01-03 13:03

「Verilog学习笔记」串行进位加法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleadd_4(input[3:0]A,input[3:0]B,inputCi
KS〔学IC版〕·2024-01-03 13:03

verilog 常见位宽问题集合

verilog常见的位宽问题集合1.位宽不等wireb[31:0];assignb=5'b0;这种错误常见于赋值操作中。
被制作时长两年半的个人练习生·2024-01-03 02:33

有限状态机FSM的verilog描述

状态机中主要包含三个对象：-现态currentstateCS-次态nextstateNS-输出逻辑outlogicOL描述方式：①三段式描述：CS、NS、OL各自采用一个always语句块描述。②两段式描述：CS+NS采用一个always语句块描述，OL采用一个always语句块描述。orCS采用一个always语句块描述，NS+OL采用一个always语句块描述。③单段式描述：CS+NS+OL都
Marcia..·2024-01-02 19:15

2021-08-21Verilog三段式状态机的写法，标准示例和仿真。

Verilog三段式状态机的写法，标准示例和仿真。第一段：同步状态转移。第一个always块格式化描述次态寄存器迁移到现态寄存器。第二段：当前状态判断接下来的状态。
ditou888·2024-01-02 19:45

FPGA系统性学习笔记连载_Day16【状态机：一段式、二段式、三段式】 【原理及verilog仿真】篇

一、状态机再次给出状态机的示意图：1.1、摩尔型，输出只与状态寄存器的输出状态有关1.2、米粒型，输出不仅与状态寄存器的输出状态有关，还与组合逻辑的输入有关二、一段式、二段式、三段式区别根据状态机的结构，状态机描述方式可分为：一段式、二段式、三段式1.1、一段式整个状态机写到一个always模块里面。在该模块中既描述状态转移，又描述状态的输入和输出。1.2、二段式用两个always模块来描述状态机
ONEFPGA·2024-01-02 19:43

C Primer Plus（第六版）10.13 编程练习 第6题

#includevoidswap(doublefr[],doublear[]);voidcopy_arr(doublefr[],doubleer[],intsize);voidsorting(doublefr[],doublear[],intn);intmain(void){doubletarget[5];doublesource[5]={1.1,2.2,3.3,4.2,5.2};swap(&so
apple_50569014·2024-01-02 19:11

C Primer Plus（第六版）10.13 编程练习 第9题

#includeintN=3;intM=5;//需要变长改这里voidshow_arry(doubletarget[][M],intsize);voidcopy_ptr(doubletr[],doublesr[],intsize);intmain(void){inti,j;doubletarget[N][M];doublesource[3][5]={1.1,2.2,3.3,4.2,5.2,1.1,
apple_50569014·2024-01-02 19:11

C Primer Plus（第六版）9.11 编程练习 第9题

#includedoublepower(doublen,intp);intmain(void){doublex,xpow;intexp;printf("Enteranumberandthepostiveintegerpower");printf("towhich\nthenumberwillberaised.Enterq");printf("toquit.\n");while(scanf("%lf
apple_50569014·2024-01-02 19:41

C Primer Plus（第六版）9.11 编程练习 第11题

#includeunsignedlongFibonacci(unsignedn);intmain(){intn;scanf("%d",&n);printf("%d",Fibonacci(n));return0;}unsignedlongFibonacci(unsignedn){intx,y,z,i;for(i=2,x=0,y=1;i<=n;i++)//i=2是关键{z=y;y=x+y;x=z;//
apple_50569014·2024-01-02 19:41

C Primer Plus（第六版编程练习）8.11 编程练习 第5题

#includeintmain(void){intguess=1;inti=0;inttotal=50;intk=0;intj=50;charch;printf("Pickanintegerfrom1to100.Iwilltrytoguess");printf("it.\nRespondwithacifmyguessisright\n");printf("isbiggerthan%d?\n",to
apple_50569014·2024-01-02 19:10

C Primer Plus（第六版编程练习）8.11 编程练习 第8题

#includefloatget_number(void);floatcharge_number(floatt1);intmain(void){floatt=0.0,t1=0.0,anwser=0.0,tax=0.0;charch='0';while(ch!='q'){printf("Entertheoperationofyourchoice:\n");printf("a.add\ts.subtr
apple_50569014·2024-01-02 19:10

C Primer Plus（第六版）9.11 编程练习 第2题

#includevoidchline(charch,inti,intj);intmain(){chline('*',4,3);return0;}voidchline(charch,inti,intj){inta=1,b=1;while(a<=i*j)//一共打印多少个字符{printf("%c",ch);if(b%j==0)printf("\n");//每打印j个就打印一次换行b++;a++;}r
apple_50569014·2024-01-02 19:10

【PTA-C语言】编程练习6 - 结构体与共用体 - 函数题

如果代码存在问题，麻烦大家指正~~有帮助麻烦点个赞~~编程练习6-结构体与共用体-编程题7-1查找书籍（分数20）7-2一帮一（分数15）7-3计算职工工资（分数15）7-1查找书籍（分数20）作者C课程组单位浙江大学给定
谛凌·2024-01-02 12:58

【PTA-C语言】编程练习6 - 结构体与共用体 - 编程题

如果代码存在问题，麻烦大家指正~~有帮助麻烦点个赞~~编程练习6-结构体与共用体-编程题7-1查找书籍（分数20）7-2一帮一（分数15）7-3计算职工工资（分数15）7-1查找书籍（分数20）作者C课程组单位浙江大学给定
谛凌·2024-01-02 12:58

【PTA-C语言】编程练习5 - 函数与指针

如果代码存在问题，麻烦大家指正~~有帮助麻烦点个赞~~编程练习5-函数与指针6-1求实数和的函数（分数10）6-2求解一元二次方程实根的函数（分数10）6-3求集合数据的均方差（分数10）6-4计算Fibonacci
谛凌·2024-01-02 12:57

【Shell编程练习】猜大小

系列文章目录输出HelloWorld通过位置变量创建Linux系统账户及密码监控内存和磁盘容量，小于给定值时报警系列文章目录脚本生成一个100以内的随机数,提示用户猜数字，根据用户的输入，提示用户猜对了，猜小了或猜大了，直至用户猜对脚本结束脚本生成一个100以内的随机数,提示用户猜数字，根据用户的输入，提示用户猜对了，猜小了或猜大了，直至用户猜对脚本结束#!/bin/bash#RANDOM为系统自
不怕娜·2024-01-02 10:30

【Shell编程练习】监控内存和磁盘容量，小于给定值时报警

系列文章目录输出HelloWorld通过位置变量创建Linux系统账户及密码系列文章目录分析代码实现运行结果分析对于磁盘容量，可以使用df命令查看指定指定分区的磁盘使用情况。比如然后我们需要从这段输出中提取我们想要的信息。在这里就是Available字段的值。我们使用awk来完成：df/|awk'/\//{print$4}’。其中这个awk命令的作用是在输入中查找包含斜杠（/）的行，并打印这些行的
不怕娜·2024-01-02 10:59

移动FPGA使用Verilog图像处理verilator模拟和ice40执行

概述在verilog中实现简单的图像处理操作。
亚图跨际·2024-01-02 00:50

Verilog视频信号图形显示 FPGA(iCE40)

它有助于轻松地对FPGA板进行编程并相当熟悉Verilog。如果您没有开发板，请不要担心，您可以使用Verilator模拟器。
亚图跨际·2024-01-02 00:17

Quartus II——基于Verilog HDL的数字秒表设计

目录一、实验内容二、实验过程（一）建立工程(二)添加设计文件（三）综合分析与功能仿真一、实验内容用VerilogHDL设计一个数字跑表，所需引脚和功能如下所示：二、实验过程（一）建立工程(二)添加设计文件选择
云开处·2024-01-01 23:52

数字逻辑与计算机设计实验 FPGA数字钟(Verilog)

改自wolai笔记FPGA数字钟(Verilog)项目源代码已上传至github：houhuawei23/DDCA_2022目录实验9FPGA数字钟实验分析：实现思路：硬件支持：硬件描述语言代码编写：1
华仔142·2024-01-01 23:52

FPGA项目（13）——基于FPGA的电梯控制系统

本此课程设计基于VerilogHDL集成电路硬件描述语言开发的四层电梯控制系统，以QuartusII为开发环境，最终在FPGA开发板上实现四层电梯控制系统的基本功能，其
嵌入式小李·2024-01-01 23:22
上一页 8 9 10 11 12 13 14 15 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他