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_Verilog
【
verilog
基础】用状态机解决交通灯问题
文章目录一、题目描述:用状态机设计两路交通灯,红灯持续30个clk,绿灯25个clk,黄灯5个clk思路:计数器加状态机二、题目描述:用状态机设计一路交通灯,时钟为1MHz,红灯持续30s,绿灯60s,黄灯5s代码1:分频方法(产生分频时钟)代码2:分频方法(利用倍频方法实现分频器)一、题目描述:用状态机设计两路交通灯,红灯持续30个clk,绿灯25个clk,黄灯5个clk思路:计数器加状态机1、
ReRrain
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2023-06-23 04:26
数字IC前端入门
fpga开发
数字IC
数字IC前端学习笔记:格雷码(含
Verilog
实现的二进制格雷码转换器)
IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:跨时钟域信号同步数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:锁存器Latch的综合数字IC前端学习笔记:FIFO的
Verilog
日晨难再
·
2023-06-23 03:20
数字IC
前端
学习
fpga开发
Verilog
HDL
数字IC
数字IC前端学习笔记:FIFO的
Verilog
实现(一)
IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:跨时钟域信号同步数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:锁存器Latch的综合数字IC前端学习笔记:格雷码(含
Verilog
日晨难再
·
2023-06-23 03:19
数字IC
前端
fpga开发
硬件工程
Verilog
HDL
数字IC
数字IC前端学习笔记:跨时钟域信号同步
相关文章数字IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:锁存器Latch的综合数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:FIFO的
Verilog
实现(一)数字
日晨难再
·
2023-06-23 03:49
数字IC
前端
硬件工程
fpga开发
Verilog
HDL
数字IC
数字IC前端学习笔记:锁存器Latch的综合
相关文章数字IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:跨时钟域信号同步数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:FIFO的
Verilog
实现(一)数字IC
日晨难再
·
2023-06-23 03:49
数字IC
前端
硬件工程
fpga开发
Verilog
HDL
数字IC
数字IC前端学习笔记:仲裁轮询(三)
IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:跨时钟域信号同步数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:锁存器Latch的综合数字IC前端学习笔记:格雷码(含
Verilog
日晨难再
·
2023-06-23 03:48
数字IC
前端
硬件工程
fpga开发
数字IC
Verilog
HDL
System
Verilog
logic、wire、reg数据类型详解
在
Verilog
中,wire和reg是最常见的两种数据类型,也是初学者非常容易混淆的概念。System
Verilog
的一大改进是支持logic数据类型,它在多数时候可以不加区分地替代wire和reg。
一只迷茫的小狗
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2023-06-23 00:48
verilog
FPGA
fpga开发
【
verilog
基础】时钟无毛刺切换电路 Clock Glitch Free
文章目录一、时钟切换电路:容易产生毛刺二、时钟无毛刺切换电路:在S端增加一些控制通路三、异步时钟无毛刺切换电路:使用同步电路解决亚稳态问题四、真题题目解答一、时钟切换电路:容易产生毛刺1、在芯片运行时经常需要切换时钟源,通常的实现方式是:通过mux来选择不同的时钟源输出2、这两个时钟在频率上可能完全不相关,也可能成倍数关系。不管是哪种情况,都有可能在开关门控时产生毛刺(Glitch)3、由于SEL
ReRrain
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2023-06-22 22:27
数字IC前端入门
数字IC
笔试
【FPGA】译码器、计数器及数码管显示
写在前面万万没想到最后去了FPGA岗位,但是FPGA只在研一学过,确实忘得差不多了,因此从头把东西过亿边这是某本书上的第一章节,感觉写的还是挺不错的,大概看了一下让我回想起很多知识,个人感觉比较适合学习了
Verilog
STATEABC
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2023-06-22 20:45
混口饭吃的FPGA
fpga开发
嵌入式硬件
2.tessent命令学习笔记
1.write_design:以
verilog
netlist的格式将当前设计写入指定文件中。-output_directory,指定输出目录。
窗外的布谷鸟
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2023-06-22 13:19
笔记
学习
fpga开发
Verilog
基础之八、多路选择器实现
一、前言选择器在FPGA中是基础的组成部分,英文全称为Multiplexer,为一个多输入单输出的结构。以器件xc7k480tffv1156为例,在slice中,也可以看到F7AMUX,F8MUX,这两个MUX都是二输入单输出的选择器。二、工程实现以8-1选择器,8输入为例进行设计2.1设计代码moduleMUX(sel,in,out );input[2:0]sel;input[7:0]in;ou
知识充实人生
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2023-06-22 09:34
Vivado
FPGA所知所见所解
Verilog学习笔记
fpga开发
Verilog
多路选择器
modelsim
Verilog
基础之六、编码器实现
目录一、前言二、编码设计2.1设计代码2.2仿真结果一、前言编码是将其他信号,如图像,文字等用其他形式表示,通常针对计算机时指用二进制表示,对人通常是用十进制表示,像用十进制数表示温度,身高等,都可看作编码的过程。在电路中,编码是将数量为2的N次方的信号转换为N位2进制输出。根据编码信号中是否允许逻辑为1的个数大于1分为普通编码器和优先编码器,普通编码器上每个要编码的信号只有1位为1,优先编码器可
知识充实人生
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2023-06-22 09:04
Vivado
Verilog学习笔记
FPGA所知所见所解
Verilog
编码器
modelsim
Verilog
基础之七、译码器实现
目录一、前言二、工程实现2.1工程代码2.2仿真结果2.3参考一、前言译码器的实现为编码器的逆过程,以3-8译码器为例,真值表如下。二、工程实现实现同时使用for循环和case两种方式。2.1工程代码moduleDecoder(in,out,out_case);input[2:0]in;outputreg[7:0]out,out_case;integeri;always@(in)begin f
知识充实人生
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2023-06-22 09:04
Verilog学习笔记
Vivado
FPGA所知所见所解
fpga开发
Verilog
译码器
modelsim
SVA介绍(一)
SVA是一种描述性语言,可以完美的描述时序相关的状况,内部也提供了若干内嵌函数方便我们调用.SVA代码可以直接添加到
verilog
代码内,通过宏隔开;如果想把SVA与代码分开,就需要验证人员独立搭建验证模块
weixin_39662684
·
2023-06-22 03:28
VCS
SVA
dc综合与pt静态时序分析(中文)_Design Compiler Lab自制中文视频分享(B站)
源自:微信公众号“数字芯片实验室”DesignCompiler是业界主流的逻辑综合工具,用来将可综合的RTL代码(VHDL、
Verilog
、System
verilog
)综合成和特定工艺库相关的门级网表,
weixin_39966644
·
2023-06-22 03:28
ICC图文流程——(一)数据准备Data Setup
ICC数据准备文件主要基于ICC_lab2010的学习查找资料的总结非库文件:·ICC启动环境设置文件:.synopsys_dc.setup·
Verilog
门级网表·时序约束文件.sdc库文件:·milkyway
ChuYC292
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2023-06-22 01:54
IC数字后端
GPT-4 加持芯片设计开发速度
经过专门训练的工程师将编写成硬件语言(HDL),例如
Verilog
,以创建允许硬件执行其
ejinxian
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2023-06-22 01:14
GPT4
芯片
【NiosII学习】第七篇、自定义PWM的IP核
PWM_IP核的写法第二部分、新建QuartusII工程1、注意第三部分、添加自己的IP核1、添加自己IP核的详细步骤第四部分、修改别人的软核1、调用自己的IP核详细步骤第五部分、编写Quartus中的
verilog
大屁桃
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2023-06-21 16:38
FPGA的学习之旅
fpga
【NiosII学习】第五篇、TIMER定时器中断
你要会的寄存器的使用方法第二部分、新建QuartusII工程1、注意第三部分、修改别人软核1、添加定时器IP核详细步骤2、添加控制LED的PIOIP核步骤3、复制生成的LED端口第四部分、编写Quartus中的
verilog
大屁桃
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2023-06-21 16:08
FPGA的学习之旅
fpga
【NiosII学习】第四篇、USART串口收发
目录第一部分、新建QuartusII工程1、注意第二部分、修改别人软核1、添加UART核的详细步骤第三部分、编写Quartus中的
verilog
代码1、详细步骤2、
verilog
代码:第四部分、编写Ecplise
大屁桃
·
2023-06-21 16:38
FPGA的学习之旅
fpga
HDLBits自学笔记3:
Verilog
language.Modules Hierarchy
Modules在顶层模块中实例化模块mod_a,其端口描述:modulemod_a(inputin1,inputin2,outputout);moduletop_module(inputa,inputb,outputout);//按信号名称连线mod_au1(.in1(a),.in2(b),.out(out));//按信号位置连线//mod_au2(a,b,out);endmoduleConnec
学习就van事了
·
2023-06-21 11:58
HDLBits
fpga开发
HDLBits自学笔记2:
Verilog
language.Vector
Vectors建立一个电路,有一个3bit输入,输出这个向量,并将其分割为三个单独的1bit信号输出,电路图如下:moduletop_module(inputwire[2:0]vec,outputwire[2:0]outv,outputwireo2,outputwireo1,outputwireo0);assignoutv=vec;assign{o2,o1,o0}=vec;endmoduleVec
学习就van事了
·
2023-06-21 11:57
HDLBits
fpga开发
HDLBits自学笔记1:Getting Started +
Verilog
language.Basic
GettingStarted输出1moduletop_module(outputone);assignone=1'b1;endmoduleOutputZero输出0moduletop_module(outputzero);assignzero=1'b0;endmoduleSimplewire建立一个模块将out和in连线moduletop_module(inputin,outputout);ass
学习就van事了
·
2023-06-21 11:27
HDLBits
fpga开发
HDLBits自学笔记4:
Verilog
language.Procedures + More
Verilog
Features
ProceduresAlwaysblocks(combinational)建立一个与门,用assign语句和always语句moduletop_module(inputa,inputb,outputwireout_assign,outputregout_alwaysblock);assignout_assign=a&b;always@(*)beginout_alwaysblock=a&b;ende
学习就van事了
·
2023-06-21 11:55
HDLBits
fpga开发
基于STM32 ARM+FPGA的电能质量分析仪方案(二)软件设计
FPGA+ARM控制部分包括
Verilog
HDL硬件描述语言和C语言的开发。FPGA部分主要控制AD7606模数转换、数字三相锁相环和FFT谐波计算模块、SDRAM控制器的设计、FSMC接口模块等。
深圳信迈科技DSP+ARM+FPGA
·
2023-06-21 10:44
电力应用
fpga开发
Vivado 下 LED 流水灯实验
目录Vivado下LED流水灯实验1、实验简介2、实验环境3、实验原理3.1、LED硬件电路3.2、程序设计4、Vivado工程4.1、创建工程8.选择所用的FPGA器件4.2、编写流水灯的
verilog
OliverH-yishuihan
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2023-06-21 05:40
FPGA学习-实战
fpga开发
FPGA基础知识-编程语言接口
目录学习目标:学习内容:1.PLI的使用2.PLI任务的连接和调用3.内部数据的获取4.PLI库子程序学习时间:学习产出:学习目标:解释在
Verilog
仿真中如何使用PLI子程序。描述PLI的用途。
第二层皮-合肥
·
2023-06-20 23:42
FPGA设计-基础篇
fpga开发
Verilog
学习(SPI协议的Flash驱动控制)
目录一、SPI通信协议1.1SPI物理层1.2SPI协议层二、实战2.1SPI控制FLASH实现全擦除代码编写2.2上板验证一、SPI通信协议1.1SPI物理层SPI通信模式为主-从模式,分为一主一从、一主多从:片选线CS用于主机选择对应的从机进行通信,片选线置低电平为通信开始信号,被拉高则为开始信号。1.2SPI协议层SPI协议有四种通信模式(通过CPOL和CPHA控制),其中CPOL控制当没有
Patarw_Li
·
2023-06-20 18:42
FPGA学习
Verilog学习
学习
fpga开发
笔记
Verilog
学习笔记(FIFO IP核的使用)
一、IP核简介多比特数据跨时钟域处理:前后带宽不同步:同步fifo读写受同一个时钟控制;异步fifo读写受不同时钟控制。二、IP核配置这里可以配置读写时钟是否使用同一个:这里可以配置fifo的属性,普通模式下,读出的数据会滞后读请求信号一个时钟周期;先出数据模式下,读请求信号发生的同时会有数据输出。
Patarw_Li
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2023-06-20 18:12
FPGA学习
学习
笔记
fpga开发
Verilog
学习笔记(串口RS232,基于野火教程)
目录一、串口简介二、设计与实现串口数据回环顶层模块设计串口接收模块uart_rx串口发送模块uart_tx顶层模块rs32_top三、上板验证一、串口简介其中SPI和I2C为同步通信接口,双方时钟频率相同。而UART属于异步通信接口,没有统一时钟,靠起始位和终止位来接收数据。上图为串口的通信方式,可以同时收发(全双工通信)。其中rx负责接收,tx负责发送,每次发送10bit数据(起始位+8bit数
Patarw_Li
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2023-06-20 18:12
FPGA学习
Verilog学习
学习
笔记
fpga开发
DC LAB5
文章目录1.逻辑综合1.1查看CPU核心数1.2启动DC1.3set_svfSTOTO.svf(formality用于做逻辑等价性验证)1.4read、link、checkdesign1.4.1read_
verilog
STOTO.v1.4.2current_designSTOTO1.4.3link1.4.4checkdesign1.4.5listofdesignsandlibrariesinmem
晨曦backend
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2023-06-20 16:15
逻辑综合&DC
LAB
FLOW
DC
LAB
逻辑综合
数字IC所用软件及IP分类
数字IC所用软件及IP分类Synopsys--新思科技VCS-
Verilog
CompileSimulaterVerdiICC/ICC2--布局布线工具Starrc--寄生参数提取工具DC/Synplify2015
晨曦backend
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2023-06-20 16:44
数字后端
fpga开发
Verilog
编程规范
目录
Verilog
编程规范1、编程规范重要性2、工程组织形式4、输入输出定义5、parameter定义6、wire/reg定义7、信号命名8、always块描述方式9、assign块描述方式10、空格和
OliverH-yishuihan
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2023-06-19 18:14
fpga开发
dsp开发
嵌入式硬件
硬件工程
HDL抽象等级 仿真模型 网表 delay speicfy与sdf
1.HDL硬件描述语言抽象分级HDL这里主要说
verilog
在描述硬件电路时分为三个抽象级别行为级模型:主要用于testbench,着重系统行为和算法,不在于电路实现,不可综合(常用描述有initial
cy413026
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2023-06-19 15:13
gate-level和rtl
Verilog
| 基4 booth乘法器
上接乘法器介绍原理跟基2的算法一样,假设A和B是乘数和被乘数,且有:A=(a2n+1a2n)a2n−1a2n−2…a1a0(a−1)B=b2n−1b2n−2…b1b0\begin{align}A=&(a_{2n+1}a_{2n})a_{2n−1}a_{2n−2}…a_1a_0(a_{−1})\\B=&b_{2n−1}b_{2n−2}…b_1b_0\end{align}A=B=(a2n+1a2n)a
初雪白了头
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2023-06-19 08:39
Verilog
fpga开发
fpga can控制器
Verilog
altera、xilinx工程
fpgacan控制器
Verilog
,节省你的电路板面积…altera、xilinx工程均提供…标准帧、扩展帧均提供…提供仿真激励文件testbench资料包清单:1.程序:altera/xilinx工程代码
「已注销」
·
2023-06-19 05:56
fpga开发
聊聊System
verilog
中的function in constraints
有些情况下,constraint不能简单用一行来表达,而是需要复杂的计算,如果都写到constraintblock内部就比较复杂,而且很乱,这时候可以调用functions来约束随机变量。在constraint内调用function就称为”functioninconstraints”。它的格式如下:constraintconstraint_name{rand_var==function_call(
谷公子的藏经阁
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2023-06-19 00:35
SystemVerilog
Systemverilog
function
constraint
求解
randomize
System
verilog
中的Driving Strength讲解
在system
verilog
中,net用于对电路中连线进行建模,drivingstrength(驱动强度)可以让net变量值的建模更加精确。
谷公子的藏经阁
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2023-06-19 00:34
SystemVerilog
Systemverilog
drive
strength
Net
strength
level
多驱动
数字IC前端学习笔记:仲裁轮询(一)
IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:跨时钟域信号同步数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:锁存器Latch的综合数字IC前端学习笔记:格雷码(含
Verilog
日晨难再
·
2023-06-18 17:49
数字IC
前端
Verilog
HDL
数字IC
fpga开发
硬件工程
数字IC前端学习笔记:仲裁轮询(二)
IC前端学习笔记:LSFR(线性反馈移位寄存器)数字IC前端学习笔记:跨时钟域信号同步数字IC前端学习笔记:信号同步和边沿检测数字IC前端学习笔记:锁存器Latch的综合数字IC前端学习笔记:格雷码(含
Verilog
日晨难再
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2023-06-18 17:16
数字IC
前端
硬件工程
fpga开发
Verilog
HDL
数字IC
FPGA基础知识-开关级建模
5.在
Verilog
中,用所提供的开关建立基本开关级电路。学习
第二层皮-合肥
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2023-06-18 16:42
FPGA设计-基础篇
fpga开发
FPGA基础知识-时序和延迟
目录学习目标:学习内容:1.延迟模型的类型2.路径延迟建模3.时序检查4.延迟反标注学习时间:学习总结学习目标:提示:这里可以添加学习目标·鉴别
Verilog
仿真中用到的延迟模型的类型,分布延迟、集总(
第二层皮-合肥
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2023-06-18 16:10
FPGA设计-基础篇
fpga开发
傻白入门芯片设计,System
Verilog
Assertion(SVA)学习(二十一)
目录一、什么是断言?二、断言分类?(一)从断言的功能上来说,广义的断言分为四类,分别满足不同的验证需要。(二)从断言的触发方式上来分,断言又可以分成两大类:即时断言和并发断言。三、如何在RTL设计中嵌入SVA断言四、assert和cover的查看、删除和恢复(一)show_prop查看(二)rm_prop删除(三)add_prop恢复五、约束及其种类(一)常量(二)SVA约束(三)时钟域约束六、检
好啊啊啊啊
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2023-06-18 03:38
芯片设计入门
数字芯片前端验证
形式验证
SVA
断言
ASIC-WORLD
Verilog
(7)过程语句
写在前面在自己准备写一些简单的
verilog
教程之前,参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-06-17 21:18
Verilog语法
fpga开发
Verilog
Xilinx
altera
IC
数字IC设计怎么入门?(附学习全流程)
其实对于初级数字IC设计工程师而言,不仅仅需要较好的
Verilog
语法功底,还要熟悉企业的Linux环境以及EDA工具,此时你就需要掌握Shell,Vim,SVN等公司操作环境,以及VCS,Verdi,
IC修真院
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2023-06-17 14:40
学习
IC设计
IC
【FPGA】关于软核、固核、硬核的区别
软核是用VHDL、
Verilog
HDL等
风声holy
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2023-06-17 05:41
fpga开发
【
Verilog
】组合逻辑(多路选择器设计)
modulefn_sw(A,B,sel,Y);inputA;inputB;inputsel;outputY;assignY=sel?(A^B):(A&B);endmodulemodulefn_sw(A,B,sel,Y);inputA;inputB;inputsel;outputY;regY;always@(AorBorsel)//是所有的输入信号beginif(sel==1)beginY<=A^B
繁星伴晚安
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2023-06-17 05:57
计算机组成原理
8选1的多路选择器c语言代码,-8译码器_4选1多路选择器.doc
专业:计算机科学与技术班级:计实1001学号:U201014488姓名:王宸敏电话:邮件:1428163209@完成日期:2012-05-28周一晚上指导教师:吴非实验报告一、实验
Verilog
电路设计与仿真二
以网为生
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2023-06-17 05:27
8选1的多路选择器c语言代码
【FPGA】
Verilog
:锁存器 Latch | RS Flip-Flop 与 D Flip-Flop 的实现
写在前面:本章将理解RS/D锁存器的概念,了解RS/D/JK触发器的概念,使用
Verilog
实现各种锁存器(Latch)和翻转器(Flip-Flop),并通过FPGA验证用
Verilog
的实现。
柠檬叶子C
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2023-06-17 04:59
⚡《FPGA玩板子》
fpga开发
verilog
【FPGA入门】第一篇、
Verilog
基本语法常识
目录第一部分、不同的变量类型1、wire和reg的区别2、如何对变量进行赋值呢?3、什么是阻塞?什么是非阻塞?第二部分、变量位宽的定义1、各种系统默认情况2、变量位宽声明方式3、表明位宽的情况下,赋值方式4、两个模块之间例化,不定义变量直接用的方式5、常用的变量定义为参数第三部分、赋值语句1、assign和always赋值语句的区别2、assign和always赋值语句的例子3、inital语句4
大屁桃
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2023-06-17 03:12
FPGA的学习之旅
fpga开发
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