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_Verilog
Wavious DDR (WDDR) 物理接口 (PHY)硬件 system
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实现
目录1.引言2.WDDRPHY的System
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实现3.控制器的设计4.验证和仿真4.1功能验证4.2性能验证4.3时序验证5.结论1.引言在高性能计算领域,快速的内存访问和数据传输是至关重要的
快撑死的鱼
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2023-06-10 06:10
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日晨难再
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数字IC前端学习笔记:LSFR(线性反馈移位寄存器)
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实现(一)数字IC前端学习笔记
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2023-06-09 05:58
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实现(一)数字
日晨难再
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2023-06-09 05:57
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日晨难再
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2023-06-09 05:48
Verilog
前端
fpga开发
硬件工程
学习
vivado仿真 文件读取和写入
数字不能包含位宽说明,数字中可以有不定值x或X,高阻值z或Z,和下划线(_),和
Verilog
语法中的用法是一样的。一共有下边6种用法:(1)$readmemb("",);(2
小李干净又卫生
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2023-06-08 20:45
FPGA学习
fpga开发
Verilog
实现串口通讯(UART)
Verilog
实现串口通讯(UART)本代码参考了野火的相关教程,实现了发送和接收回环,同时可以通过串口数据控制LED灯的亮灭,在电脑发送数据时要选择HEX发送模式,发送16进制的数据进行控制。
小李干净又卫生
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2023-06-08 20:15
FPGA学习
fpga
verilog
用vi进行
verilog
模块例化的技巧
在编辑
verilog
代码时,特别在例化模块时,端口较多时,手动编辑比较费事,一般用vi中的正则表达式比较方便,举一最常用的例子,将.clk改成.clk(clk),命令为:114s/\.\(.*\)_*/
罐头说
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2023-06-08 19:51
ASIC-WORLD
Verilog
(10)编写测试脚本Testbench的艺术
写在前面在自己准备写一些简单的
verilog
教程之前,参考了许多资料----Asic-World网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-06-08 16:42
Verilog语法
测试用例
fpga开发
Verilog
Xilinx
altera
基于FPGA:运动目标检测(LCD显示+串口输出,纯
Verilog
工程)
目录前言一、先看效果二、硬件选择三、系统框架四、程序模块1、系统顶层模块2、图像处理顶层模块3、LCD驱动顶层模块4、SDRAM控制器顶层模块5、上位机发送模块五、工程及套件获取1、工程获取2、套件前言最早做了基于FPGA:运动目标检测(VGA显示,原理图+源码+硬件选择),有网友反应,VGA一个大大的屏幕,做起来很不方便,并且功能过于单一。因此,在上个工程的基础上,修改成了TFT-LCD屏幕检测
千歌叹尽执夏
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2023-06-08 14:14
FPGA
fpga开发
目标检测
LCD显示
串口输出
基于Quartus件完成1位全加器的设计及4位全加器的设计
文章目录一、1位全加器设计1、原理图输入方法设计1位全加器(1)、半加器的设计(2)、全加器的设计2、
Verilog
编程方法设计1位全加器3、上板检验二、4位全加器设计1、输入原理图方法设计4位全加器2
Fu-yu
·
2023-06-08 06:28
fpga开发
Quartus入门:Quartus II实现D触发器及时序仿真
文章目录一、设计D触发器,进行仿真,时序波形验证1、创建项目2、创建波形文件3、保存编译4、仿真波形图二、调用D触发器,进行仿真,时序波形验证1、创建项目2、创建波形文件3、保存编译4、仿真波形图三、用
Verilog
Fu-yu
·
2023-06-08 06:58
嵌入式硬件
Verilog
实现数码管显视驱动【附源码】
目录1、实验平台2、实验目的2.1、实验内容3、实验流程3.1、实验原理3.2、系统架构3.3、功能模块划分3.3.1、数据产生模块模块框图信号定义设计文件3.3.2、数码管驱动模块模块框图信号定义设计文件3.3.3、顶层文件3.4、板级验证4、总结1、实验平台软件:PC、QuartusPrime18.1、Modelsim10.5b硬件:AlteraFPGA开发板(EP4CE6E22F17C8)2
青柠Miya
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2023-06-08 06:23
FPGA学习
fpga开发
Verilog
数码管
Quartus设计D触发器并进行仿真观察时序波形
目录一、学习D触发器二、门电路设计D触发器并仿真1、创建工程2、新建原理图文件3、编译4、仿真波形图三、调用D触发器并仿真1、创建工程2、新建文件3、编译4、仿真波形图四、用
Verilog
语言实现D触发器及时序仿真
漠影zy
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2023-06-08 06:18
fpga开发
【
verilog
】计数器
理论学习计数器实现的是计数,计数是一种最简单基本的运算。计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数、控制的功能,同时兼有分频功能。计数器是FPGA设计中最常用的一种时序逻辑,根据计数器的计数值我们可以精确计算出FPGA内部各种信号之间的时间关系,每个信号何时拉高、何时拉低、拉低需要多久、拉高需要多久,都可以比较精准的控制具体需要计数的时间。计数器一般是从0开始计数,计数到我们需
阿巴阿阿巴巴巴巴
·
2023-06-08 00:03
verilog
verilog
fpga
【
verilog
】寄存器
概念寄存器具有存储功能,一般是由D触发器构成,由时钟脉冲控制,每个D触发器能存储一位二进制码。工作原理在一个脉冲信号上升沿或者是下降沿作用下,将信号从输入端D送到输出端Q。若时钟脉冲的边沿信号未出现,即使输入信号改变,输出信号仍然保持原值,且寄存器有复位清零功能,其复位分为同步复位和异步复位。同步复位“同步”是和工作时钟同步的意思。当时钟的上升沿(下降沿)来到时检测到按键的复位操作才有效,否则无效
阿巴阿阿巴巴巴巴
·
2023-06-08 00:33
verilog
fpga开发
verilog
#system
verilog
# 关于system
verilog
中 priority if 的使用
Priorityifevaluatesalltheconditionsinsequentialorder.Inthefollowingconditionssimulatorissuearuntimeerror/warningNoconditionistrueorfinalifdoesn’thavecorrespondingelse另一篇介绍uniqueif的文章(Link)一、priorityif
那么菜
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2023-06-08 00:15
systermverilog
systemverilog
#system
verilog
# 关于随机约束 unique、unique if
前言使用关键字unique定义的System
Verilog
约束称为唯一约束。在随机化中,使用唯一约束可以生成变量集的唯一值或数组的唯一元素。
那么菜
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2023-06-08 00:45
systemverilog
#
Verilog
HDL#
Verilog
设计中的竞争问题和解决办法
经过前面文章的学习,我们知道:不管是
Verilog
设计语言,还是Sytem
verilog
验证语言,标准都定义了语言调度机制,来规范各家编译器和仿真器的开发。
那么菜
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2023-06-08 00:44
Verilog
HDL
Verilog
HDL
#system
verilog
# 关于流操作符>>和<<引发的思考
前言对于流操作符,相比大家都不陌生,在实际项目中运用特别广泛。今天我们通过几个小例子,来回顾和深层认识一下该操作符。概念流操作符(bit-stream),表示方式为{>>{}}和{>|{array}:表示操作的对象是一个数组指针byte:表示操作的对象的以byte==8bit为单位进行截取原理图解释如下:更多练习://a={>{array}};//0x8c00a4ff,以单bit为整体//a={>
那么菜
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2023-06-08 00:33
systermverilog
systemverilog
Verilog
入门
Verilog
代码示例://38译码器模块moduledec3_8(a,y);input[2:0]a;output[7:0]y;assigny=1<
Verilog结构:
Verilog
顿河顿河
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2023-06-07 22:08
数电
fpga开发
Verilog
之assign
Verilog
中的关键词assign主要用于如下两个地方:数据流建模用于数据流建模的显示连续赋值语句语法格式如下:;assign#=Assignmentexpression;以上语法第一条句是对连线型变量进行类型说明
蒋楼丶
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2023-06-07 19:48
FPGA
fpga开发
依据3S 技术构建方法,我想设计一款蓝牙芯片平台,如何开始 ?
(1)蓝牙SOC芯片设计可以参考什么
verilog
方案?蓝牙一些IP核是开源的还是需要购买?(2)支持这种SOC的SDK如何设计软件架构?或者说这个方案自带SDK可以二次重构吗?
周龙(AI湖湘学派)
·
2023-06-07 17:26
方法论
语音识别
【SpinalHDL快速入门】6.2、SpinalHDL语法之When/Switch/Mux
文章目录1.1、When1.2、Switch1.2.1、实例1.2.2、附加选项1.3、本地声明1.4、Mux1.5、位选择1.5.1、实例1.1、When与VHDL和
Verilog
一样,当满足指定条件时可以对信号进行有条件的赋值
ReCclay
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2023-06-07 09:30
SpinalHDL快速入门
scala
数字IC
SpinalHDL
实验四 计数器
五、实验步骤与实验结果1、用
Verilog
VHDL设计D触发器。
简单点了
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2023-06-07 08:36
数字逻辑
fpga开发
嵌入式硬件
单片机
【SpinalHDL快速入门】5.3、SpinalHDL组织结构之function
文章目录1.1、简介1.2、RGBtogray1.3、ValidReadyPayload总线1.1、简介使用Scalafunction生成硬件的方式与VHDL/
Verilog
有很大不同:您可以在其中实例化寄存器
ReCclay
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2023-06-07 05:55
SpinalHDL快速入门
scala
数字IC
SpinalHDL
【
verilog
】用七段数码管显示二进制编码的十进制数
实验目的用七段数码管显示0~9,输入为四个信号,这四位二进制数表示十进制的0~9实验原理与内容图1逻辑电路与七段显示器图2真值表根据卡诺图,得出a~g的逻辑表达式:a=~X2~X0+X1+X2X0+X3b=~X2+~X1~X0+X1X0c=~X1+X2+X0d=~X2~X0+X1~X0+~X2X1+X3+X2X0~X1e=~X2~X0+X1~X0f=~X1~X0+X3+X2~X1+X2~X0g=~
芋泥*
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2023-06-07 05:34
数字逻辑
fpga开发
【
verilog
】多功能数字钟的设计
能用
verilog
描述简单的时序逻辑电路。实验原理多功能数字钟应该具有的基本功能有:显示时-分-秒、整点报时、小时和分钟可调等。
芋泥*
·
2023-06-07 05:34
数字逻辑
fpga开发
Verilog
HDL 快速入门FPGA超级干货第一季
废话不多说,直接上菜,干饭目录
Verilog
HDL快速入门FPGA超级干货第一季1.模块2.时延3.数据流描述方式4.行为描述方式5.结构化描述形式6.混合设计描述方式7.设计模拟
Verilog
HDL快速入门
琅中之嶹
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2023-06-07 03:03
FPGA开发
测试工具
Synopsys工具简介
是可编程的语法和设计规范检查工具,它能够对全芯片的VHDL和
Verilog
描述、或者两者混合描述进行检查,加速SoC的设计流程。
wjx5210
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2023-06-07 00:05
IC
FPGA基础(5)
verilog
HDL基础查缺补漏
图片发自App1、仿真分为软仿和硬仿,前者检测逻辑错误,后者检查逻辑和时序上的错误,而fpga只能检查逻辑错误。2、设计方法:自上而下,方案指导设计,先写设计方案,后设计编程实现功能。3、每个字符都是八位的4、==逻辑相等,===实例相等,当实例中含有x或者z,“bx==bx,bx===bx”前者的判定结果是x,后者则是1。5、约简运算中,c=&b,则c=((b[0]&b[1])&b[2]),这里
BadRosoul
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2023-04-21 19:00
我的 System
Verilog
学习记录(11)
引言本文简单介绍System
Verilog
的其他程序结构。
在路上-正出发
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2023-04-21 07:18
SystemVerilog
语法专栏
学习
System
Verilog
Questa
Sim
我的 System
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学习记录(9)
引言本文简单介绍System
Verilog
的类。
在路上-正出发
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2023-04-21 07:17
SystemVerilog
语法专栏
System
Verilog
学习
class
verilog
HDLBits
Verilog
语法
逐位逻辑运算符(&,|)和逻辑运算符(&&,||)之间的差别:逐位逻辑运算符:对于N比特输入向量之间的逻辑比较,会在N比特上逐位进行,并产生一个N比特长的运算结果。逻辑运算符:任何类型的输入都会被视作布尔值,零->假,非零->真,将布尔值进行逻辑比较后,输出一个1比特的结果。//模块有两个3bit宽的输入变量a,b,要求输出a,b逐位或的,a,b逻辑或以及a,b按位取反的结果,其中b在高位。mod
踩坑记录
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2023-04-21 07:16
verilog
verilog
Verilog
语言菜鸟教程知识关键点记录
Verilog
语言菜鸟教程知识关键点记录1.两类数据类型:线网数据类型与寄存器数据类型,线网表示物理元件之间的连线,寄存器表示抽象的数据存储元件。
带刀木头
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2023-04-21 07:41
verilog
HDLBits之
Verilog
学习记录 Day6
1Replicationoperator连接操作符允许我们将短小的向量连接在一起构成更宽的向量。很方便,但有的时候需要将多个重复的向量连接在一起,诸如assigna={b,b,b,b,b,b};这样的语句写多了是非常让人忧愁的。而重复操作符语法就可以在这种情况下帮到你,允许你将一个向量重复多次,并将它们连接在一起,语法是这样:{重复次数{向量}}。注:1重复次数必须是一个常量.2两组大括号都是必需
开始学AI
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2023-04-21 07:37
Verilog
fpga
Verilog
记录
Verilog
的一些关键点
记录
Verilog
的一些关键点
Verilog
HDL模块结构
Verilog
HDL基本语法语言要素常量变量和数据类型参数向量存储器运算符位拼接运算符缩位运算符等式运算符
Verilog
HDL的基本语句可综合性的设计语句时间控制语句过程语句块语句赋值语句
技术考古员
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2023-04-21 07:37
编程语言
verilog
Verilog
刷题记录-HDLBits(更新中)
2021/1/11wire41.assign语句是并行的,其先后不影响执行顺序2.如果input/output不申明,默认类型为wire型inputwirea//等价于inputa3.assign语句实际上是将两条wire连接起来(即输入wire型,输出也是wire型。notgate4.区分(!与~)!逻辑非;~按位取反andgate5.单目&归约与;双目&按位与;双目&&逻辑与norgatexn
kotori333
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2023-04-21 07:54
学习笔记
verilog
System
Verilog
结构体
目录结构体1.基本信息2.结构体赋值2.1结构体初始化2.2结构体成员赋值2.3结构体表达式赋赋值2.4默认值2.5赋值的优先级3.压缩和非压缩本文所有源码可通过后台回复“结构体”获得结构体1.基本信息结构体由关键字struct声明,且结构体中的成员可以是任何数据类型如下定义一个结构体:struct{inta,b;//32位int类型bitc;//1位bit类型logic[7:0]din;//8位
行走的BUG永动机
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2023-04-21 07:52
#
systemverilog
SV强制类型转换和常数
目录1.强制类型转换1.1静态转换(编译时转换)1.2动态强制类型转换2.常数2.1
Verilog
中的常数2.2SV中的常数1.强制类型转换1.1静态转换(编译时转换)静态转换有三种,分别是数据类型强制转换
行走的BUG永动机
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2023-04-21 07:51
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IC学习
systemverilog
记录一下
verilog
重复例化的两种方式
文章目录0前言1for循环方式例化方法2数组的方式例化4一些其他的技巧0前言这段时间例化了挺多mem,过程中也了解到了一些新的东西,在这里记录一下1for循环方式例化方法先给出sub_modulemodulesub(input[7:0]din,outputlogic[7:0]dout);assigndout=din;endmodule要将这个module分别例化成u_sub_0和u_sub_1,并
行走的BUG永动机
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2023-04-21 07:49
IC学习
fpga开发
Verilog
学习记录2——
Verilog
中[ ]的用法和{ }的用法
1.
Verilog
中[]的用法不管是reg变量还是wire变量,data1[X:0],data1[X]是最高位,data1[0]是最低位。
景墨轩
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2023-04-21 07:02
Verilog学习
软硬件学习
Verilog
Verilog
的各种赋值
Verilog
中的赋值主要有三种,连续赋值、过程赋值以及过程连续赋值。
冻柠猹
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2023-04-21 07:01
System
Verilog
静态变量和动态变量
在
Verilog
-2001标准中任务或函数中的变量可以定义为动态变量动态变量的存储区是由软件工具动态分配的(每次调用都会建立新的存储区),访问结束后空间被释放动态变量主要用来描述在测试程序、抽象系统级、
行走的BUG永动机
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2023-04-21 07:56
#
fpga开发
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