E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
verilog分频
verilog
语法进阶-移位寄存器原语-单输入单输出
概述
verilog
c代码moduleprimitive1(inputclk,//systemclock50Mhzonboardinputrst_n,//systemrst,lowactiveinputa
q511951451
·
2023-12-16 13:40
fpga开发
verilog原语
单输入单输出移位寄存器
verilog
语法进阶-分布式ram
概述:FPGA的LUT查找表是用RAM设计的，所以LUT可以当成ram来使用，也并不是所有的LUT都可以当成ram来使用，sliceM的ram可以当成分布式ram来使用，而sliceL的ram只能当成rom来使用，也就是只能读，不能写，它的写叫做编程，只有在上电加载程序的时候能够写。在运行的过程不可以修改。FPGA是由阵列CLB构成的，每个CLB由4个slice组成，每个slice包含一个LUT，
q511951451
·
2023-12-16 11:38
fpga开发
分布式ram
LUT4查找表
FPGA的数组
「
Verilog
学习笔记」同步FIFO
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1ns/**********************************RAM
KS〔学IC版〕
·
2023-12-16 05:00
Verilog学习笔记
学习
笔记
fpga开发
Verilog
一些AG10K FPGA 调试的建议-Douglas
已经完成锁定，lock信号已经变高；如果原设计中用lock信号输出实现系统reset的复位功能，就不能正确完成上电复位；同时，为了保证PLL相移的稳定，我们需要在PLL启动后做个延时的复位，设计中可以参考下面
Verilog
Embeded_FPGA
·
2023-12-16 05:55
CPLD
JTAG
FPGA
fpga开发
CPLD
ARM
Altera
Verilog
DSP定时器0笔记
首先了解开发板TMS320f28335是150Mhz的频率定时器结构图和概要定时器0对应的中断是TINT0大概是这样，时钟sysclkout进入和TCR控制时钟进入，经过标定计数器（stm32的预
分频
）
我的老子姓彭
·
2023-12-16 05:42
笔记
单片机
stm32
RTC外设
20位
分频
器：适应不同输入时钟。RTC结构RTC_CNT：计数器（3
my_王老汉
·
2023-12-16 02:09
#
标准库
实时音视频
fpga开发
单片机
「
Verilog
学习笔记」格雷码计数器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulegray_counter(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-16 01:33
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」加减计数器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecount_module(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-16 00:00
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」单端口RAM
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleRAM_1port(inputclk,inputrst,inputenb
KS〔学IC版〕
·
2023-12-16 00:00
Verilog学习笔记
学习
笔记
fpga开发
Verilog
「
Verilog
学习笔记」RAM的简单实现
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleram_mod(inputclk,inputrst_n,inputwrite_en
KS〔学IC版〕
·
2023-12-16 00:00
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」脉冲同步电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulepulse_detect(inputclk_fast,inputclk_slow
KS〔学IC版〕
·
2023-12-16 00:54
Verilog学习笔记
学习
笔记
Verilog
【数字电路】MacBook使用i
verilog
进行数字电路仿真
安装流程在终端中用brew包管理工具进行安装仿真工具：编译
verilog
代码：brewinstallicarus-
verilog
编译
verilog
代码：brewinstallverilatorMacOS
Mr.zwX
·
2023-12-15 22:21
数字电路
仿真
Verilog
数字电路
STM32的基本定时器注意点
基本定时器的框图预
分频
器寄存器(TIMx_PSC)可以在运行过程中修改它的数值，新的预
分频
数值将在下一个更新事件时起作用。
文析
·
2023-12-15 16:53
stm32
嵌入式硬件
单片机
verilog
基础语法，wire,reg,input,output,inout
概述：输入输出是模块的端口，寄存器是数据存储介质，线用于把各个电路关联起来，形成一个数据流通通道，进行形成具有具体功能的电路模块。线是信息关联与传递的介质，也是可以称为信息流通的管道。在FPGA中的基本定义为wire，reg，input,output,inout。只有正确的认识到这些基本概念，才能进行正确的开发。内容1.线与寄存器wire与reg2.输入intput3.输出output4.输入输出
q511951451
·
2023-12-15 12:58
fpga开发
wire和reg
input和ouput
verilog
语法基础-移位寄存器
概述：移位寄存器在数字电路设计中广泛被使用，列如SPI通讯中的串行输入并行输出，并行输出串行输出，FIR滤波器中作为数据的延迟链，边沿检测中的数据延迟链等等。本节针对移位寄存器的基本应用场景给出基本的模版，并观测FPGA综合后的结构图。内容：1.一位分立移位寄存器2.串行输入，并行输出延迟链3.循环移位寄存器4.并行输入串行输出延迟链5.总线并行延迟链1.一位分立移位寄存器代码moduleregt
q511951451
·
2023-12-15 12:57
fpga开发
verilog基本语法
移位寄存器
数据延迟链
verilog
基础语法-计数器
概述：计数器是FPGA开发中最常用的电路，列如通讯中记录时钟个数，跑马灯中时间记录，存储器中地址的控制等等。本节给出向上计数器，上下计数器以及双向计数器案例。内容1.向上计数器2.向下计数器3.向上向下计数器1.向上计数器代码moduleregtest(inputclk,//systemclock50Mhzonboardinputrst_n,//systemrst,lowactiveinputen
q511951451
·
2023-12-15 12:57
fpga开发
verilog语法基础
计数器
verilog
基本语法-时序逻辑基础-记忆单元
概述:组合逻辑虽然可以构造各种功能电路，但是他有一个缺点就是输入改变时，输出会立即发生改变。因此历史信息不能被保存下来。两个能够保存信息的存储单元被设计出来，用于保存历史信息。一个是锁存器，另外一个是触发器。锁存器是电平敏感的，抗噪能力差，保存信息的准确性受到挑战。通常不会使用锁存器来保存信息，但是在FPGA中，保留了大量的锁存器的功能，这是因为触发器本身是由锁存器构造成的，保留锁存器功能并不会消
q511951451
·
2023-12-15 12:45
fpga开发
verilog基本语法
数据存储单元
锁存器
触发器
寄存器
verilog
语法基础-算术运算
verilog
中算术运算符如下://TheforllowingarethearithmeticoperatorsasdefinedbytheVer
q511951451
·
2023-12-15 12:36
fpga开发
算术运算
verilog基本语法
算术运算电路结构
【FPGA/
verilog
-入门学习12】
Verilog
可配置的PWM设计，参数传递的3种方式
inputi_clk,//clk=50Mhzinputi_rst_n,inputi_en,outputrego_vld,//有效信号outputrego_pwm3,定义计数寄存器reg[7:0]cnt;用于计数，0~
分频
最大值
王者时代
·
2023-12-15 12:33
verilog
&FPGA
fpga开发
学习
Verilog
HDL数据类型
【例】分别调用
Verilog
HDL提供的门元件和采用assign语句设计一个二输入与非门inputa,b;outputy;wirey;nandmy_nand(y,a,b);//调用门元件nandassigny
小i青蛙
·
2023-12-15 12:03
数字逻辑
fpga开发
特权FPGA 学习笔记
存储器可用于异步时钟域的信号处理，双口RAM多用于交互式数据，FIFO多用于单向数据传输；以task的方式封装testbench子程序，以提高复用程度；模板中，vho是vhdl模板，veo是
verilog
chinxue2008
·
2023-12-15 11:55
fpga开发
学习
笔记
西南科技大学数字电子技术实验七（4行串行累加器设计及FPGA实现）FPGA部分
一、实验目的1、掌握基于
Verilog
语言的diamond工具设计全流程。2、熟悉、应用
Verilog
HDL描述数字电路。3、掌握
Verilog
HDL的组合和时序逻辑电路的设计方法。
Myon⁶
·
2023-12-15 11:46
数电实验
fpga开发
西南科技大学
数电实验
mutisim
数字电子技术
数字滤波器：MATLAB常用函数
数字滤波器：MATLAB常用函数数字滤波器的MATLAB与FPGA实现Altera
Verilog
版第2版MATLAB预备函数知识1MATLAB常用的信号产生函数 在进行数字信号处理仿真或设计时，经常需要产生随机信号
小小低头哥
·
2023-12-15 10:54
matlab
fpga开发
开发语言
【
Verilog
】 FPGA程序设计---
Verilog
基础知识
目录
Verilog
和VHDL区别
Verilog
和C的区别
Verilog
基础知识1
Verilog
的逻辑值2
Verilog
的标识符3
Verilog
的数字进制格式4
Verilog
的数据类型1)寄存器类型2)线网类型
无损检测小白白
·
2023-12-15 10:21
fpga开发
Verilog
快速入门（7）—— 4位数值比较器电路
Verilog
快速入门(1)四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路
La fille, Lynn!
·
2023-12-15 02:58
fpga开发
Verilog
快速入门（8）—— 4bit超前进位加法器电路
Verilog
快速入门(1)四选一多路器(2)异步复位的串联T触发器(3)奇偶校验(4)移位运算与乘法(5)位拆分与运算(6)使用子模块实现三输入数的大小比较(7)4位数值比较器电路(8)4bit超前进位加法器电路
La fille, Lynn!
·
2023-12-15 02:58
fpga开发
单片机
嵌入式硬件
【FPGA】Quartus18.1打包封装网表文件（.qxp）详细教程
当我们在做项目的过程中，编写的底层
Verilog
代码不想交给甲方时怎么办呢？此时可以将源代码打包封装成网表文件（.qxp）进行加密，并且在工程中进行调用。
白码王子小张
·
2023-12-14 22:26
FPGA
fpga开发
Verilog
学习 | 用initial语句写出固定的波形
initialbeginia=0;ib=1;clk=0;#10ia=1;#20ib=0;#20ia=0;endalways#5clk=~clk;或者initialclk=0;initialbeginia=0;#10ia=1;#40ia=0;endinitialbeginib=1;#30ib=0;endalways#5clk=~clk;
weixin_41004238
·
2023-12-14 22:55
verilog学习
【FPGA/
verilog
-入门学习3】
verilog
脉冲计数
需求:1,在EN为高电平时，对输入的Pluse脉冲计数，每个上升沿计数一次2，EN为低电平时，输出计数值和计数完成状态需求分析:输入输出输入：clk，rest_n,i_en,pluse输出：o_cnt,o_state操作步骤输入端推进：步骤1，对pluse进行脉冲边沿检测，识别出每次上升沿，用于后续的计数输出端获取：步骤2，对输出o_state实现方式：在每一次en=0时识别为计数结束。可以用脉冲
王者时代
·
2023-12-14 22:17
verilog
&FPGA
fpga开发
学习
lv11 嵌入式开发 PWM 18
目录1PWM简介1.1蜂鸣器工作原理1.2GPIO控制1.3PWM控制2Exynos4412下的PWM控制器2.1总览2.2设置步骤2.3功能框图2.4特征3寄存器介绍3.1总览3.2TCFG0一级
分频
寄存器
4IOT
·
2023-12-14 21:51
嵌入式开发
arm开发
按照这4步走，不走弯路学习FPGA
1、掌握一门HDL语言这个你可以选择学习
verilog
也可以选择VHDL，有C语言基础的，建议选择
verilog
，也是目前比较多用到的语言类型，因为
verilog
很像C语言，
程老师讲FPGA
·
2023-12-14 20:00
fpga开发
学习
「
Verilog
学习笔记」根据状态转移写状态机-二段式
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网和三段式相比，就是将输出块和次态切换块合并。
KS〔学IC版〕
·
2023-12-14 19:45
Verilog学习笔记
学习
笔记
Verilog
Verilog
基础：寄存器输出的两种风格
相关文章
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
·
2023-12-14 14:20
Verilog基础
fpga开发
数字IC
硬件工程
Verilog
Verilog
基础：$random系统函数的使用
相关阅读
Verilog
基础编辑https://blog.csdn.net/weixin_45791458/category_12263729.html$random系统函数语法的BNF范式如下所示，有关
日晨难再
·
2023-12-14 14:20
Verilog基础
#
系统函数与系统任务
fpga开发
硬件工程
Verilog
数字IC
hdlbits系列
verilog
解答（mt2015_q4）-54
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述本次使用系列文章52和53中实现的子模块，实现以下组合逻辑电路。
zuoph
·
2023-12-14 13:31
verilog语言
fpga开发
「
Verilog
学习笔记」多bit MUX同步器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网输入数据暂存在data_reg中，使能信号data_en用打两拍的方式跨时钟域传输到时钟域B，最后data_out
KS〔学IC版〕
·
2023-12-14 13:37
Verilog学习笔记
学习
笔记
fpga开发
Verilog
【FPGA/
verilog
-入门学习10】
verilog
查表法实现正弦波形发生器
0，需求用查找表设计实现一个正弦波形发生器寻址的位宽是10位，数据量是1024个，输出的数据是16位1，需求分析数据量是1024个：x=linspace(0,2*pi,1024)输出数据是16位:y范围：0~2^16-1=0~65535y=(sin（x）+1)*65535/2寻址的位宽是10位输入是0~10231023占用10位操作步骤1，使用matlab生成数据，制作sin_rom.coe文件x
王者时代
·
2023-12-14 13:02
verilog
&FPGA
fpga开发
学习
【FPGA/
verilog
-入门学习6】
verilog
频率计数器
需求在使能信号控制下，计算输入脉冲的每两个上升沿之间的时钟周期数并输出，即输出脉冲频率的计数值输入信号周期性脉冲信号：需要做检测的脉冲频率信号使能信号：高电平进行频率计数，低电平清零计数器输出信号计数值：输出脉冲频率的计数值有效信号：该信号拉高时，输出计数值有效需求分析1，输出产生计数完成状态《=EN且有上升沿脉冲2，输出计数值《=上升沿来临时候从0开始计数，直至下一个上升沿脉冲到来结束，把计数值
王者时代
·
2023-12-14 13:32
verilog
&FPGA
fpga开发
【FPGA/
verilog
-入门学习2】
verilog
生成上升沿下降沿脉冲
需求1：使用脉冲边沿检测法设计一个上下降沿检测功能使用脉冲边沿检测法设计一个上下降沿检测功能1，使用clk脉冲来临时pluse移位赋值preg1<=plusepreg2<=preg2preg1比pluse晚一个时钟，preg2比preg1晚一个时钟在利用与/非指令合并，生成上升沿的一个脉冲的r_pluse<={r_pluse[0],pulse};//等效于r_pluse[0]<=pluser_pl
王者时代
·
2023-12-14 13:31
verilog
&FPGA
fpga开发
【FPGA/
verilog
-入门学习4】
verilog
实现多路脉冲计数
需求：设计一个脉冲计数器，其功能如下输入脉冲：4路脉冲信号，分别对每路进行脉冲检测并计数使能信号：高电平进行计数，低电平清零计数器计数器：在使能信号高电平期间，对脉冲信号的上升沿进行检测并递增计数值编写测试脚本，进行仿真验证需求分析：使用上一章的一路脉冲检测，使用例化方式产生多路vlg_design使用上章节生成的最小系统//*脉冲计数，当是能时，对pluse脉冲计数实现步骤1）产生pluse上升
王者时代
·
2023-12-14 13:31
verilog
&FPGA
fpga开发
FPGA-EEPROM读写记录
整篇文章会首先对AT24C64技术文档进行分析，其次分析AT24C64在FPGA上的引脚分配情况，最后逐步分析正点原子给出的
Verilog
代
Authony.
·
2023-12-06 18:22
FPGA
fpga开发
verilog
语法tips
近来有感于技能不足了，所以继续学习FPGA、ASIC相关基础知识，分享一点微不足道的经验，也希望各位大佬多多指点蛤（软件工具：ISE）。1.if...else与caseif..else与case语句的作用都是选择，不同的是综合后的RTL视图下，我们可以看到if...else趋向于具有优先级的结构，而case则是并行结构，但是在TechnologyMapViewer下，两者的视图几乎一样。（煮：RT
我喜欢唱跳rap打篮球
·
2023-12-06 15:35
Verilog
中generate的用法
c语言中常用for语句来解决此类问题，
verilog
则为我们提供了generate语句。
一只迷茫的小狗
·
2023-12-06 14:40
verilog
verilog
快速生成模型文件
模型代码生成一、背景说明：在日常开发工作中，创建表，创建模型是十
分频
繁的动作。为了便于快速的创建想要的模型，本人根据自己的业务需求写了一个简单的模型文件生成功能。
Leroy_7ba4
·
2023-12-06 12:20
BearPi Std 板从入门到放弃 - 引气入体篇（6）(定时器TIM2)
，使用BearPiStd板进行学习测试,本例开发板：BearpiStd(小熊派标准板)主芯片:STM32L431RCT6LED:PC13\推挽输出即可\高电平点亮串口:Usart1定时器:TIM2/预
分频
听我一言
·
2023-12-06 09:50
嵌入式吧
单片机
嵌入式硬件
BearPi
STM32CubeMX
STM32
System
Verilog
基础：并行块fork-join、join_any、join_none（一）
相关阅读System
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12517449.html?
日晨难再
·
2023-12-05 21:33
SystemVerilog基础
fpga开发
数字IC
硬件工程
Verilog
SystemVerilog
Verilog
基础：$time、$stime和$realtime系统函数的使用
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html$time、$stime和$realtime这三个系统函数提供了返回当前仿真时间方法
日晨难再
·
2023-12-05 21:33
#
系统函数与系统任务
Verilog基础
fpga开发
数字IC
Verilog
硬件工程
Verilog
基础：编译指令`timescale
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
·
2023-12-05 21:57
Verilog基础
数字IC
fpga开发
硬件工程
Verilog
波形文件(wlf,vcd,fsdb,shm,vpd)的区别
在
verilog
和system
verilog
等逻辑仿真的过程中，最关心的就是最后生成的波形是如何，我们才能根据波形去具体分析。
Bug_Killer_Master
·
2023-12-05 16:20
技术百科
fpga开发
整数
分频
，奇偶
分频
。
实验目标：实现任意整数奇偶
分频
。/*二
分频
电路就是用同一个时钟信号通过一定的电路结构转变成不同频率的时钟信号。二
分频
就是通过有
分频
作用的电路结构，在时钟每触发2个周期时，电路输出1个周期信号。
warrior_L_2023
·
2023-12-05 10:57
FPGA
设计与Verilog实现
fpga开发
上一页
12
13
14
15
16
17
18
19
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他