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vivado时序
idea插件生成用例图、
时序
图、类图、活动图
给大家推荐一个idea生成用例图、
时序
图等的神器————PlantUML最近软件工程要结课了,结课报告要附加用例图、
时序
图、类图、活动图等。类图我首先就想到可以用idea生成,嘿嘿!可惜忘了怎么用。
飞影铠甲
·
2024-01-31 08:34
软件工程
软件工程
idea
单元测试框架JUnit 4.12源码分析
初窥门径之JUnit源码分析中提到源码分析建议按如下步骤进行:1、了解框架架构图2、了解各个package包所包含的功能点3、选择需要关注/感兴趣/待解决问题的功能点入手4、了解数据流和控制流5、绘制类图和
时序
图
TTKatrina
·
2024-01-31 06:42
分享
junit
单元测试
总线协议:AMBA APB 2.0协议理论部分的归整
目录概念接口
时序
优劣小结概念Master:在APB总线里面,数据的传输只能由主机发起,其他部分响应主机操作。
学不懂啊阿田
·
2024-01-31 02:30
总线协议
AMBA
APB
想用verilog写一个npu 需要什么学习路线?
Verilog编程语言:学习VerilogHDL(硬件描述语言)的语法和用法,包括模块化设计、信号声明、组合逻辑、
时序
逻辑等。
移知
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2024-01-31 02:00
学习
fpga开发
大模型
时序
应用——基于对比学习的
时序
数据embedding
本文是由北京大学和阿里联合发布的大模型应用研究论文,总结了使用今天的语言模型(LLM)完成时间序列(TS)任务的两种策略,并设计了一种适合于LLM的TS嵌入方法——TEST——来激活LLM对TS数据的能力,在llm对TS分类和预测任务中达到了接近SOTA的能力,通过将LLM作为模式机器,让LLM可以在不影响语言能力的情况下处理TS数据。TEST:TextPrototypeAlignedEmbedd
AI知识图谱大本营
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2024-01-31 02:50
大模型
学习
embedding
人工智能
【VS Code+Verilog+
Vivado
使用】(2)基本设置
文章目录2基本设置2.1字体大小2.2Tab大小2.3选中高亮2.4文件编码2基本设置2.1字体大小方法1:VSCode左下角>管理>设置,搜索"fontsize",点击左侧"字体",根据需要设置"editor.fontSize"选项的值,改变字体大小,如下图蓝框部分所示:方法2:VSCode左下角>管理>设置,搜索"mousewheelzoom",勾选"editor.mouseWheelZoom
xduryan
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2024-01-31 02:09
VS
Code
vscode
【VS Code+Verilog+
Vivado
使用】(3)使用技巧
文章目录3使用技巧3.1文件比较3.2行操作3.2.1任意移动行3.2.2向下复制行3.3列编辑3.3.2Ctrl+点击鼠标左键3.3.3Ctrl+拖动鼠标左键3.3.4Ctrl+Shift+点击鼠标左键3.3.5Ctrl+Shift+拖动鼠标左键3.4多窗口显示3.5时间线3.6配置同步3使用技巧3.1文件比较VSCode可以比较两个文件的内容,并将有差异的部分标注出来。例如,比较文件A和B:方
xduryan
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2024-01-31 02:09
VS
Code
vscode
【VS Code+Verilog+
Vivado
使用】(4)
Vivado
绑定VS Code
文章目录4
Vivado
绑定VSCode4
Vivado
绑定VSCode
Vivado
>Settings>ToolSettings>TextEditor>CurrentEditor,从下拉菜单中点击"CurrentEditor
xduryan
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2024-01-31 02:38
VS
Code
vscode
【VS Code+Verilog+
Vivado
使用】(5)VS Code配置文件
文章目录5VSCode配置文件5VSCode配置文件现附上个人VSCode配置文件settings.json的内容:{//"verilog.linting.linter":"xvlog","verilog.ctags.path":"ctags",//"workbench.iconTheme":"vscode-icons","workbench.colorCustomizations":{"edit
xduryan
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2024-01-31 02:38
VS
Code
vscode
读《编程的数学原理》
读《编程的数学原理》读书目标计算机程序其实就是一个形式系统算法就是数学掌握编程范式组合与抽象集合与逻辑函数与关系组合与
时序
数理逻辑五个部分:逻辑演算、证明论、公理集合论、递归论、模型论第一章自然数几何原本公理化系统皮亚诺公理
FrankYang6666
·
2024-01-31 00:51
CS
数学
数学
计算机
ClickHouse分析效率翻倍提升,揭秘奇点云对归因分析场景的优化实践
奇点云DataKun是大数据集群管理系统,负责企业大数据底层存算及运维,对接并管理离线、实时、图、
时序
等不同引擎,确保数据能得到高效处理和分析。
奇点云
·
2024-01-31 00:47
clickhouse
奇点云
蓝桥杯AT24C02问题记录
延时时间不对会对
时序
产生影响,
时序
不对,则AT24C02有没被使用的可能,极有可能无法启动,造成程序无法正常使用AT24C02。
七个小
·
2024-01-30 23:12
蓝桥杯问题记录
蓝桥杯
职场和发展
单片机
笔记
EI级 |VMD-TCN-GRU变分模态分解结合时间卷积门控循环单元多变量光伏功率时间序列预测 Matlab实现
更多Matlab完整代码及仿真定制内容点击智能优化算法神经网络预测雷达通信无线传感器电力系统信号处理图像处理路径规划元胞自动机无人机内容介绍摘要本文提出了一种新的
时序
预测算法,称为VMD-TCN-GRU
机器学习之芯
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2024-01-30 22:02
预测模型
gru
matlab
深度学习
Python实现时间序列分析马尔可夫切换动态回归模型(MarkovRegression算法)项目实战
项目背景时间序列分析中的马尔可夫切换动态回归模型(MarkovSwitchingDynamicRegressionModel,MSDRM或简称为MarkovRegression算法)是一种用于处理具有非平稳性和隐藏状态依赖性的
时序
数据的方法
胖哥真不错
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2024-01-30 19:31
机器学习
python
python
机器学习
时间序列分析
马尔可夫切换动态回归模型
项目实战
时序
数据库TDengine 2.0 和 TDengine 3.0的对比使用
在数据库学习使用过程中,开发者都知道传统的数据处理方式是先收集数据,再去存储数据到数据库里,这种方式是之前很长一段时期内都不过时的操作方式。但是随着大数据的飞速发展,尤其是海量数据是实时产生的,也是动态增加的,数据会持续不断产生并流入系统中,可以说数据量是无限的,针对这种新的数据特点,依靠传统的数据处理方式是行不通的,这就促使产生了新的数据计算结构:流式计算。本文就来分享一下关于流式计算在大数据处
咸蛋Superman
·
2024-01-30 18:41
时序数据库
tdengine
数据库
Spark 读取、写入
时序
数据库TDengine以及TDengine概述
一、TDengine是什么TDengine是一款高性能、分布式、支持SQL的
时序
数据库,其核心代码,包括集群功能全部开源(开源协议,AGPLv3.0)。
Alex_81D
·
2024-01-30 18:10
数据库
大数据基础
时序数据库
时序
数据库 Tdengine 执行命令能够查看执行的sql语句
我在cmd里是访问6030端口第一步在安装是
时序
数据库的服务器上也就是数据库服务端进入命令窗口执行taos第二步执行showqueries\G;
qq_22905801
·
2024-01-30 18:40
Tdengine
时序数据库
时序数据库
tdengine
数据库
跟我一起学诗词||一萼红·丙午人日
朱户黏鸡,金盘簇燕,空叹
时序
侵寻。记曾共、西楼雅集,想垂杨、还袅万丝金。待得归鞍到时,只怕春深。[宋]姜夔白石此词作于三十二岁,当时客居长沙。词中抒写怀人之思及飘泊之苦。
田隐耕夫
·
2024-01-30 17:48
将一个excel中的数据分发到多个excel文件中
本代码实现的功能是:依次读取excel文件1中的每一行,(每一行是一支股票的日K数据)根据股票代码,到另一个文件夹中找到对应股票日
时序
文件(文件名由股票代码命名)找到对应的文件以后,将这一行复制到对应股票日
时序
文件中的最后一行当中
firefly0721
·
2024-01-30 15:56
python数据处理
python
开发语言
Prometheus---图形化界面grafana(二进制)
Prometheus是一个服务监控系统和
时序
数据库,提供了通用的数据模型和快捷采集,存储和接口查询。核心组件:prometheusserver定期从
Lad1129
·
2024-01-30 15:44
prometheus
grafana
软件工程学科的本质
结构化分析:DFD数据流图,结构化设计:模块图,面向对象分析:类图,
时序
图,用例图,
周南音频科技教育学院(AI湖湘学派)
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2024-01-30 12:50
方法论
音频
算法
Prometheus
,设备Promethues可以兼容网络,设备,容器监控,告警系统,因为它和k8s是一个项目基金开发的产品,天生匹配k8s的原生系统,容器化和云原生服务适配性很高Prometheus是一个服务监控系统和
时序
数据库
2301_79410672
·
2024-01-30 09:51
prometheus
CSS Transition:变魔术的艺术
时序
函数(TimingFunction):魔法发生的节奏,比如ease(慢快慢)。延迟(De
_rtf
·
2024-01-30 09:17
css
1.24CNN(基本框架),RNN(简单RNN,LSTM,GRU简要)两个参考论文
RNN模型简单RNNH就是每层神经元所产生的一个输出信号,输出层产生的信号经过输出函数转化为最终输出随着循环次数的增加就是说简单的RNN模型容易导致梯度消失以及梯度爆炸的问题整体框架类似于数电里的状态机、
时序
逻辑电路
CQU_JIAKE
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2024-01-30 09:43
机器学习&神经网络
cnn
深度学习
神经网络
【开源】JAVA+Vue.js实现超市商品管理系统
目录一、摘要1.1简介1.2项目录屏二、研究内容2.1数据中心模块2.2超市区域模块2.3超市货架模块2.4商品类型模块2.5商品档案模块三、系统设计3.1用例图3.2
时序
图3.3类图3.4E-R图四、
蜜桃小阿雯
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2024-01-30 08:13
开源
java
vue.js
开发语言
前端
来涛思数据,与科大学长一起,打造全球顶尖的
时序
数据库
对于应届或者工作不到两年的科大毕业生不限专业、福利丰厚只要你有”StayHungry,StayFoolish”的心态乐意与团队里的科大师兄们一起打拼有梦想打造全球第一
时序
数据库的决心那我们就欢迎你来投递
涛思数据(TDengine)
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2024-01-30 07:18
社区活动
涛思数据
时序数据库
大数据
aurora接口channel_up,gt_common问题记录
1.环境软件:
vivado
2016.4硬件:kc705开发板2.问题记录2.1
vivado
route时,报告gt_common错误2.1.1错误提示2.1.2工程框图起初想法是,aurora_0用GTXQ0
zzyaoguai
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2024-01-30 07:54
FPGA
仿真
aurora
gtx
FPGA光纤Aurora_8B_10B
本章基于
Vivado
开发工具中Aurora的IP核进行验证。本章包括了光纤眼图的验证、单个Aurora核下板验证、两个Aurora核下板验证。
小五头
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2024-01-30 07:14
基于Verilog实现算法
fpga开发
再谈启动一个Activity大致
时序
图
太多了,笔者不想写,读者可通过PlantUML插件查看如下PUML文件生成的
时序
图。补充说明下,Android31版本。
风起云涌~
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2024-01-30 06:34
android
STM32通用输入输出端口GPIO(IO口)
,通过软件控制其输入输出,STM32芯片的GPIO引脚与外部设备连接起来,从而可以实现与外部的通信,控制以及数据采集的功能;输出模式下,可控制端口输出高低电平,用于驱动LED,蜂鸣器,模拟通信协议输出
时序
等
开心的龙
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2024-01-30 06:28
stm32
嵌入式硬件
单片机
ClickHouse:起源和架构
都算是接触使用过了,唯独觉得ClickHouse甚是抢眼,特别在监控中有需要GroupBy某个高维Tag进行Aggregate运算,此时Opentsdb性能和ClickHouse的比照完全是CK对其他
时序
的降维打击
Mario.Alex
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2024-01-30 05:33
组件
存储
(十四)测频NE555应用
是由硬件直接产生的脉冲NE555一些的常见应用:1.
时序
控制器:NE555可以用来实现各种定时和延时操作,如触发延时、发生脉冲宽度调制等。2.闪光灯控制器:NE555可用于驱动闪光灯电路,通过
小爪.exe
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2024-01-30 05:01
蓝桥杯电子类
蓝桥杯
单片机
NE555
51单片机入门——SPI总线与DS1302
文章目录BCD码1.SPI
时序
2.DS1302实时时钟芯片2.1.DS1302简介2.2.DS1302的硬件信息2.3.DS1302寄存器介绍2.4.DS1302通信
时序
介绍2.5.实验BCD码在日常生产生活中用的最多的数字是十进制数字
倾晨灬雨曦
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2024-01-30 05:01
51单片机入门
单片机
51单片机
stm32
[小折腾] SharedPreferenceImpl$EditorImpl#apply引发的ANR场景
来个
时序
图,基于androidapi26可以看到,如果work耗时长,UI线程必定会阻塞等待,越长越容易引发ANR想要折腾验证,本人是通过一些
newmandirl
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2024-01-30 03:22
android
android
anr
Powershell Install telegraf 实现Grafana Windows 图形展示
influxd2前言influxd2是InfluxDB2.x版本的后台进程,是一个开源的
时序
数据库平台,用于存储、查询和可视化时间序列数据。
CIAS
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2024-01-30 00:10
influxd
Grefana
PowerShell
windows
ZYNQ7020确定EMIO的引脚编号的方法
当我们在
vivado
中配置EMIO的时候,也并没有指定其编号,只是指定了需要的EMIO的数目。当在SD
隋边边
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2024-01-29 22:17
FPGA
Vivado
ZYNQ
EMIO
引脚编号
7020/7010
DDR内存
时序
指南
DDR内存既然叫做双倍速率SDRAM(DualdaterateSDRSM),就是说是SDRAM的升级换代产品。从技术上分析,DDRSDRAM最重要的改变是在界面数据传输上,其在时钟信号上升缘与下降缘时各传输一次数据,这使得DDR的数据传输速率为传统SDRAM的两倍。那么大家就应该知道了,我们所说的DDR400,DDR333,DDR266,他们的工作频率其实仅为那些数值的一半,也就是说DDR400工
wujiangguizhen
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2024-01-29 17:47
DDR-内存
linux内核
内核
driver
信号完整性
它关注的是信号在信号链路(如PCB、连接器、导线等)上的保持和传播过程中受到的影响,包括信号波形的失真、
时序
问题、噪声和干扰等。
若忘即安
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2024-01-29 17:25
单片机
嵌入式硬件
嵌入式开发:什么是逻辑分析仪
开发新的驱动程序或接口时,监控通信信号以确保信号
时序
甚至消息内容可能至关重要。嵌入式开发人员用于调试和监控嵌入式系统上的通信接口的最基本工具之一是逻辑分析仪。
粤嵌教育
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2024-01-29 15:16
嵌入式
嵌入式软件
嵌入式培训
嵌入式开发
嵌入式
嵌入式硬件
Vivado
中嵌入式逻辑分析仪ILA的使用(2)
在
vivado
中叫ILA(IntegratedLogicAnalyzer),之前在ISE中是叫ChipScope。
Pilgrim2017
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2024-01-29 15:16
FPGA
Vivado
嵌入式中逻辑分析仪的基本使用方法
逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器,最主要的作用在于
时序
判定。逻辑分析仪与示波器不同,它不能显示连续的模拟量波形,而只显示高低两种电平状态(逻辑1和0)。
ST小智
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2024-01-29 15:45
单片机项目实战操作之优秀
单片机
数字集成电路设计(五、仿真验证与 Testbench 编写)(一)
文章目录引言1.VerilogHDL电路仿真和验证概述2.VerilogHDL测试程序设计基础2.1Testbench及其结构2.2测试平台举例2.2.1组合电路仿真环境搭建2.2.2
时序
电路仿真环境搭建
普通的晓学生
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2024-01-29 13:39
Verilog
HDL数字集成电路设计
fpga开发
Mealy FSM and Moore FSM特点、转换以及verilog实现方式
有限状态机FSM有限状态机-FiniteStateMachine,简写为FSM,是表示有限个状态及在这些状态之间的转移和动作等行为的数学模型状态机的两种形式Moore状态机:
时序
逻辑输出只取决于当前状态的这一类状态机
Zokion
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2024-01-29 13:39
数字IC设计
时序
电路的时间参数问题
时序
电路的时间参数问题电路工作的本质就是电子的移动。是电子,就有其速度,就必然不可能是瞬时的,电子就得花费一定时间完成转移。
满眼星辰wzl
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2024-01-29 13:09
数字IC
fpga开发
vivado
除法器ip核的使用
vivado
除法器ip核的使用1IP例化2源文件3结果1IP例化2源文件top`timescale1ns/1ps//**AlgorithmType:选择不同的算法模式,其中Radix2为常用的模式,LutMult
ML__LM
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2024-01-29 13:08
ViVado
IP的使用
数据处理
fpga开发
Xilinx
Vivado
定制IP核调用和除法器IP核的latency和resource分析
加入定制的乘法IP核,必须在sources右键,用AddDirectories加入才完整加入文件夹后如下图:测试代码与主程序模块连接端口初学者容易出现错误输入端口:从模块内部来讲,输入端口必须为线网数据类型,从模块外部来看,输入端口可以连接到线网或者reg数据类型的变量。输出端口:从模块内部来讲,输出端口可以是线网或者reg数据类型,从模块外部来看,输出必须连接到线网类型的变量,而不能连接到reg
人工智能和FPGA AI技术
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2024-01-29 13:07
FPGA
嵌入式
Xilinx
Xilinx FPGA BRAM使用方法
BRAM使用方法在利用fpga进行数据处理的过程中,对高速数据采集或者传输的过程中,需要对数据尽心缓存,缓存一般有两种不同的方法,一种是FIFO,一种是RAM,FIFO在
vivado
中提供IP核,FIFO
一支绝命钩
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2024-01-29 13:36
FPGA
fpga开发
IC学习笔记16——阻塞赋值和非阻塞赋值
一、阻塞赋值和非阻塞赋值1.1非阻塞赋值通常非阻塞赋值用于
时序
逻辑,阻塞赋值是用于组合逻辑。
海纳百川13
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2024-01-29 13:34
IC学习
学习
fpga开发
单片机
【FPGA教程案例11】基于
vivado
核的除法器设计与实现
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------目录1.软件版本2.本算法理论知识和IP核配置方法
fpga和matlab
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2024-01-29 13:32
★教程2:fpga入门100例
fpga开发
除法器
IP核
verilog
FPGA教程
为什么
时序
逻辑电路会落后一拍?
1、
时序
逻辑电路落后一拍?FPGA初学者可能经常听到一句话:“
时序
逻辑电路,或者说用<=输出的电路会延迟(落后)一个时钟周期。”
单刀FPGA
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2024-01-29 13:30
FPGA设计与调试
fpga开发
Verilog
xilinx
IC
altera
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