xilinx；第2页

AMD FPGA设计优化宝典笔记（3）控制集

controlset：因为7系列FPGA，一个slice只能有一种控制集（触发器的使用方式比如有复位/有时钟使能等等），多了就会分布到不同的slice里，所以代码尽量统一触发器的控制集使用方式，不要超限制（xilinx

徐丹FPGA之路·2024-02-14 07:36

XDMA driver安装失败

我下载了https://www.xilinx.com/support/answers/65444.html的驱动，也将系统设置成了测试模式的，但是驱动还是安装失败。解决办法：需要更换之前版本的驱动。

jjzw1990·2024-02-12 16:09

Xilinx Vivado复数乘法器Complex Multiplier IP核调用及其仿真

ComplexMultiplierIP核的使用，尤其是输出数据的截位到底怎么弄，我感觉官方文档PG104写的不清楚。我个人在网上也没找到好的讲解文章，就自己琢磨了下，然后写成文档记录在此，方便将来也有疑问的同学。目录一、如下是我的仿真代码：二、testbench中的IP设置如下：三、几个关键点的理解如下：1、当IP输出位宽为默认的最大值25时，此时IP没有截位。如仿真例子中第一种方法：2、当IP输

jjzw1990·2024-02-12 16:09

在Modelsim中添加Vivado仿真库

说明：本文是在参考《在Modelsim中添加Xilinx仿真库》的基础上，经过反复试验才取得成功的！

jjzw1990·2024-02-12 16:08

Vitis AI 集成

IApacheTVM中文站VitisAI是用在Xilinx平台（包括边缘设备和Alveo卡）上进行硬件加速AI推理的Xilinx开发堆栈。它由优化的IP、工具、库、模型和示例设计组成。

·2024-02-12 12:42

【Vivado】添加License后仍提示无法生成bitstream的解决办法

参考链接https://support.xilinx.com/s/article/57264?

wjh776a68·2024-02-12 11:27

【Vitis/Vivado】在一台PC上同时调试多块FPGA开发板的方法

参考文献https://support.xilinx.com/s/article/75316?

wjh776a68·2024-02-12 11:27

Vitis AI 集成

IApacheTVM中文站**VitisAI**是用在Xilinx平台（包括边缘设备和Alveo卡）上进行硬件加速AI推理的Xilinx开发堆栈。它由优化的IP、工具、库、模型和示例设计组成。

HyperAI超神经·2024-02-10 08:33

上位机建立TCP/IP连接：Matlab实现

Python实现的参考：XilinxZYNQ+TCP通信+Python上位机实现实时视频传输系统-知乎(zhihu.com)GitHub-yg99992/Image_transfer_open_source

NoNoUnknow·2024-02-09 20:59

xilinx vivado 工具使用常见报错(持续更新)

工具平台:xilinxvivado2022.2芯片平台：MPSOC操作系统：WIN110.vivado从2020版本开始不再支持WIN7系统(xilinxvivado2019.2后不再支持WIN7)1.

zidan1412·2024-02-09 19:07

使用HLS FFT报错： undefined reference to‘xilinx_ip_xfft_v9_1_*‘问题解决方法

/Vitis_HLS/hls_fft.h:670:undefinedreferenceto'xilinx_ip_xfft_v9_1_create_state'..

凳子花❀·2024-02-09 16:07

Xilinx FPGA——在线升级

同以前单片机在线升级的做法一样，本质就是通信+Flash操作+跳转。一、通信驱动我使用的是UDP有线传输，二、Flash芯片驱动规划Flash芯片的区域，一般bootloader放在起始位置，APP放在bootloader之后的空白区域。2.1Flash擦除我使用的是扇区擦除2.2Flash编程我使用的是页编程。三、ICAP原语跳转

仲南音·2024-02-08 15:45

【Xilinx UG 学习】Microblaze

ug984>Microblaze最大主频

hcoolabc·2024-02-08 03:31

FPGA时钟资源与设计方法——Xilinx(Vivado)

目录1FPGA时钟资源2时钟设计方案1FPGA时钟资源1.时钟资源包括：时钟布线、时钟缓冲器（BUFG\BUFR\BUFIO）、时钟管理器(MMCM/PLL)。2.时钟类型有三种：全局时钟，可以驱动整个内核上的同步逻辑；局部时钟，可以驱动特定和相邻区域的逻辑；IO时钟，可以驱动某个IO的特定逻辑。3.混合模式时钟管理器（MMCM）和数字时钟管理器（DCM），DCM与MMCM设计差别很大。4.时钟复

CWNULT·2024-02-08 03:53

X310 和子板，中心频率

X310XilinxKintex-7XC7K410TFPGA14bit200MS/sADC16bit800MS/sDACFrequencyrange:DC-6GHzwithsuitabledaughterboardUp160MHzbandwidthperchannelTwowide-bandwidthRFdaughterboardslotsOptionalGPSDOMultiplehigh-spe

东枫科技·2024-02-07 13:05

1.3 Verilog 环境搭建详解教程

FPGA开发环境有Xilinx公司的ISE（目前已停止更新），VIVADO；因特尔公司的QuartusII；ASIC开发环境有Synopsys公司的VCS；很多人也在用IcarusVerilog和GTKwave

二当家的素材网·2024-02-07 05:43

vivado中IP核调用方法简介

目录一、基于Vivado的IP核使用方法二、常用IP核调用方法案例2.1FIFOIP核2.2UARTIP核2.3DDR3IP核2.4PLLIP核2.5AXIGPIOIP核三、总结Vivado是Xilinx

Simuworld·2024-02-06 20:37

Xilinx 黑金ZYNQ开发板AX7020，利用VIVADO进行FPGA程序烧录

参考黑金的AX7020开发板资料中的SDK实验篇PDF教程文件。（1）创建工程，步骤与SDK实验篇中的步骤一致；配置PS端时应该可以只选需要的加载方式，如QSPI或者SD，我目前是两种都勾选了，但是只用了QSPI方式。第一章，1.2.（1）-1.2.（11）00：00（2）通过“RunBlockAutomation”完成端口导出，连接FCLK_CLK0到M_AXI_GP0_ACLK，然后保存，创建

weixin_48793386·2024-02-06 08:18

xilinx FPGA在线调试方法总结（vivado+ila+vio）

本文主要介绍xilinxFPGA开发过程中常用的调试方法，包括ILA、VIO和TCL命令等等，详细介绍了如何使用。

jk_101·2024-02-06 08:13

官网下载 Vivado

1、使用谷歌浏览器点击如下链接进入下载界面https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav

有钱挣的地方就是江湖之FPGA行者·2024-02-06 08:12

【FPGA】Vivado 保姆级安装教程 | 从官网下载安装包开始到安装完毕 | 每步都有详细截图说明 | 支持无脑跟装

Vivado介绍Step1：进入官网Step2：注册账号Step3：进入下载页面Step4：下载安装包Step5：安装Step6：等待软件安装完成安装完成Vivado介绍Vivado是FPGA厂商赛灵思公司（XILINX

柠檬叶子C·2024-02-06 08:11

【基于xilinx Zynq7000的PYNQ框架项目】03 Socket实现开发板和电脑的实时视频传输并存储图片

一、服务器端代码承接本项目系列的上一篇文章【基于XilinxZynq7000的PYNQ框架项目】02PYNQ镜像制作，使用PYNQ提

小黄能吃辣·2024-02-05 22:46

【基于Xilinx ZYNQ7000的PYNQ框架项目】01人脸识别项目介绍与展示

01项目介绍与展示前言一、项目内容环境与工具项目文件二、运行项目1.登录开发板2.运行代码3.效果展示总结前言本项目是一个嵌入式开发的人脸识别项目，为开发板自制PYNQ镜像，通过socket通信将笔记本摄像头画面实时传输至开发板，然后使用开发板上的人脸识别模型进行检测后，将识别画面传输回笔记本进行显示。项目整体设计框架图如下所示：系统处理流程图如下所示：一、项目内容环境与工具开发板ZYNQ_M

小黄能吃辣·2024-02-05 22:15

【基于Xilinx Zynq7000的PYNQ框架项目】02 PYNQ镜像制作

02PYNQ镜像制作前言一、vivado硬件设计二、ubuntu镜像制作三、Win32DiskImage烧写镜像四、上板启动总结前言由于PYNQ官网中没有适配ZYNQ_MINI开发板的现成的PYNQ镜像，我们需要用vivado自己设计硬件部分，然后下载与板子无关的预构建文件PYNQrootfs，在ubuntu系统中制作适配ZYNQ_MINI开发板的PYNQ镜像。软件与系统的环境版本Windows1

小黄能吃辣·2024-02-05 22:15

【基于Xilinx ZYNQ7000的PYNQ框架项目】04开发板上运行人脸识别模型

04开发板上运行人脸识别模型前言一、人脸识别代码详解总结前言书接上文，成功将电脑摄像头视频流传输到开发板并本地存储后，要做的就是使用PYNQ的pyhotn代码逐帧读取视频流，进行人脸识别啦。因为当初做这个项目的主要目的是锻炼嵌入式开发的能力，所以人脸识别模型是直接使用的opencv自带的分类器。（其实是懒得自己再捣鼓个模型了）我使用的分类器是haarcascade_frontalface_alt2

小黄能吃辣·2024-02-05 22:15

【基于Xilinx ZYNQ7000的PYNQ框架项目】05使用Overlay库和python父子进程实现开发板按键控制LED灯流水或熄灭

05使用Overlay库和python父子进程实现开发板按键控制LED灯流水或熄灭前言一、PYNQOverlay库的GPIO读写实现LED灯流水二、python父子进程实现按键即关闭程序总结前言前四篇文章完成后，其实整个项目就能完整运行起来了。但我们似乎忘了使用PYNQ的初心——用python编程实现对开发板硬件部分的控制。因此，本文章使用PYNQOverlay库的GPIO读写实现LED灯流水，然

小黄能吃辣·2024-02-05 22:44

Quartus IP 之mif与hex文件创建与使用

一、mif与hex概述ROMIP的数据需要满足断电不丢失的要求，ROMIP数据的文件格式一般有三种文件格式：.mif、.hex、.coe，Xilinx与IntelAltera支持的ROMIP数据文件格式如下

GBXLUO·2024-02-05 01:16

NI PXIe-5644R矢量信号收发器硬件架构

http://xilinx.eetrend.com/article/7471随着NIPXIe-5644R向量信号收发器(VST)的诞生，NI通过将用户可编程FPGA的灵活性引入RF仪器中，重塑了仪器的概念

a340421·2024-02-04 15:32

基于FPGA的PCIe接口设计---01_PCIe基本概念

第一篇：介绍PCIe的基本概念；第二篇：以xilinx提供的例程PIO为

攻城狮Bell·2024-02-04 14:36

【高速接口-RapidIO】5、Xilinx RapidIO核例子工程源码分析

：总目录（经验分享）献上链接：【高速接口-RapidIO】2、RapidIO串行物理层的包与控制符号【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程【高速接口-RapidIO】4、XilinxRapidIO

夜幕下的灯火·2024-02-04 10:32

开发者分享｜AMD Vitis™ Libraries Vision L3 Isppipeline U50/ZCU102 流程示例

下面是用户手册的链接：https://docs.xilinx.com/r/2022.2-English/Vitis_Librarie

BinaryStarXin·2024-02-02 23:12

【xilinx primitives 】02 OBUFDS and OBUFTDS

参考源：OBUFDS该设计元件是单输出缓冲器，支持低电压、差分信号。OBUFDS隔离内部电路，并为离开芯片的信号提供驱动电流。它的输出表示为两个不同的端口（O和OB），一个认为是“主端口”，另一个是“从端口”。主端口和从端口是同一逻辑信号（例如，MYNET和MYNETB）的相反相位。真值表例化VHDLLibraryUNISIM;useUNISIM.vcomponents.all;--OBUFDS:

hcoolabc·2024-02-02 19:40

嵌入式中Qt5.7.1添加支持openssl方法

/config no-asm shared --prefix=/opt/Xilinx2018_zynq/zynq_openssl_1.0.2/ --cross-compile-prefix=/opt/Xilinx

ST小智·2024-02-02 17:39

FPGA解码MIPI视频：Xilinx Artix7-35T低端FPGA，基于MIPI CSI-2 RX Subsystem架构实现，提供工程源码和技术支持

9527华安·2024-02-02 10:43

FPGA高端项目：Xilinx Zynq7020系列FPGA 多路视频缩放拼接工程解决方案提供4套工程源码+技术支持

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案我已有的FPGA视频拼接叠加融合方案本方案的XilinxKintex7系列FPGA

9527华安·2024-02-02 10:42

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9527华安·2024-02-01 10:58

Xilinx FIFO Generator 需要注意BRAMs的资源消耗

XilinxFIFOGenerator需要注意BRAMs的资源消耗系列文章推荐XilinxFIFOGenerator需要注意RST复位XilinxFIFOGenerator需要注意ActualDepthXilinxFIFOGenerator

ShareWow丶·2024-01-31 19:14

xilinx 真双口RAM的primitives /core output 区别

软件平台Vivado2016.4属性设置说明1在ipcatalog->blockmemorygenerator.这里仅介绍真双口RAM，真双口RAM支持A/B两个口可读可写。属性1operatingmode包含writingfirst(WF),readingfirst(RF),nochang(NC)三种模式参考手册如下：

zzyaoguai·2024-01-31 19:13

Xilinx RAM IP核的使用

背景RAM和ROM也是类似的，由于这也是常用的IP核，所有完全有必要在这里记录一下，以后用到了实际后，再补充到实际工程中。随机存储器（RAM），它可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元，且读写的速度与存储单元在存储芯片的位置无关。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。RAM按照存储单元的工作原理可以分为静态RAM和动态RAM，也就是常说的

ciscomonkey·2024-01-31 19:12

【xilinx primitives 】01 IBUFDS and IBUFGDS

参考源：①差分原语对应的用法和规则与单端SelectIO原语类似。②差分SelectIO原语有两个与器件焊盘之间的引脚，以显示差分对中的P和N通道引脚。③N通道引脚具有B后缀。④IBUFDS和IBUFGDS原语是相同的，当差分输入缓冲器用作时钟输入时，使用IBUFGDS。该设计元素是一个输入增益器，支持低电压、差分信号。在IBUFDS中，设计级接口信号表示为两个不同的端口（I和IB），一个被视为“

hcoolabc·2024-01-31 19:12

【Xilinx】开发环境（二）- Petalinux环境安装

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。

有意思科技·2024-01-31 14:37

【FPGA原型验证】附录基础知识：FPGA/CPLD基本结构与实现原理

聚焦XilinxISE介绍Xilinx公司及其产品的基本情况，并在此基础上描述了CPLD和FPGA的内部结构及基本原理。

Hcoco_me·2024-01-31 07:52

国内外FPGA主要厂商和其主要芯片

一、FPGA1、国外主要品牌1.1、Xlinx(赛灵思)官网地址：赛灵思官网介绍：Xilinx是全球领先的可编程逻辑完整解决方案的供应商，也是目前排名第一的FPGA解决方案提供

程老师讲FPGA·2024-01-31 07:13

【总线接口】3.常见总线、接口GPIO、I2C、SPI、I2S、Modbus

系列文章【总线接口】1.以Xilinx开发板为例，直观的认识硬件接口【总线接口】2.学习硬件这些年接触过的硬件接口、总线·大汇总【总线接口】3.常见总线、接口GPIO、I2C、SPI、I2S、Modbus

神仙约架·2024-01-30 15:14

Aurora 8B/10B IP核（1）----如何理解Aurora 8B/10B协议？

岁岁人如旧·2024-01-30 07:28

基于FPGA实现Aurora高速串行接口

）模块设计6）AuroraIP核简介7）AuroraIP核定制8）Aurora协议特点9）结束语1Aurora简介1）采用并行方式传输高速的数据流有很多设计难点，未来高速数据传输主要采用串行方式传输，Xilinx

宁静致远dream·2024-01-30 07:49

Xilinx ZYNQ7020密集访问内存出错

XilinxZYNQ7020密集访问内存出错问题问题描述：XilinxZYNQ7035和ZYNQ7020，没有跑linux系统，裸机和使用freertos如果频繁使用memset和memcpy会出现错误

觉皇嵌入式·2024-01-29 22:46

Vivado中嵌入式逻辑分析仪ILA的使用（2）

FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。

Pilgrim2017·2024-01-29 15:16

FPGA逻辑资源评估之BRAM（以Xilinx为例）

在FPGA逻辑设计时，需要参考所需逻辑资源对FPGA进行选型，其中一项就是对BRAM的评估，在这里以xilinxUltraSCALE+系列FPGA为例，对BRAM进行简单介绍。

wkonghua·2024-01-29 13:38

Xilinx Vivado定制IP核调用和除法器IP核的latency和resource分析

加入定制的乘法IP核，必须在sources右键，用AddDirectories加入才完整加入文件夹后如下图：测试代码与主程序模块连接端口初学者容易出现错误输入端口：从模块内部来讲，输入端口必须为线网数据类型，从模块外部来看，输入端口可以连接到线网或者reg数据类型的变量。输出端口：从模块内部来讲，输出端口可以是线网或者reg数据类型，从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg

人工智能和FPGA AI技术·2024-01-29 13:07

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