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xilinx；
vivado xsim仿真error:module 'xpm_memory_sdpram' not found
在vivado里利用
Xilinx
ParameterizedMacros(XPM)原语例化的直接仿真会出现module找不到的错误，在tcl里输入一下指令就好了，set_propertyXPM_LIBRARIES
God_s_apple
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2020-09-16 20:30
xilinx
FPGA
常识
【ZYNQ-7000开发之一】PL部分驱动VGA显示静态彩色图像
在本篇文章中，将实现在
Xilinx
ZYNQ上实现用PL部分驱动VGA显示12bit的彩色图像，涉及到VGA的驱动原理，vivado上的PLLIP和ROMIP的使用以及彩色图像coe文件的生成。
RZJM_PB
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2020-09-16 20:46
FPGA
Zynq
嵌入式
ZYNQ
Zedboard
FPGA
VGA
FPGA零基础学习：SDR SDRAM 驱动设计
后续会陆续更新
Xilinx
的Vivado、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
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2020-09-16 17:08
FPGA零基础学习系列
初学者必备
fpga
SDR
SDRAM
驱动设计
SDRAM
关于高阻态和OOC（out of context）综合方式
Xilinx
Vivado工具支持仅将系统设计的一部分进行综合，即OOC（outofcontext）综合方式。
J_Kastyo
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2020-09-16 07:32
VIVADO
FPGA复位的正确打开方式
但如果认真看了
Xilinx
的WhitePaper，就会对复位有了新的认
吉大秦少游
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2020-09-16 00:58
硬件逻辑与硬件描述
复位
FPGA
FPGA设计中常用数据缓存IP总结（FIFO、RAM）
双口RAM分伪双口RAM（
Xilinx
称为Simpletwo-dualRAM）与双口RAM（
Xilinx
称为truetwo-dualRA
吉大秦少游
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2020-09-16 00:26
硬件逻辑与硬件描述
FPGA
FIFO
vivado安装
二、软件注册一般安装完会自动弹出，如果没有，在开始菜单中找到Manage
Xilinx
license打开后
L1259863243
·
2020-09-15 19:39
xilinx
开发板开发
Install
Xilinx
USB cable drivers for Ubuntu
KUbuntu12.04LTS32bit软件版本：ISEDesignSuit14.2;Vivado2012.2开发套件：ZEDBoard在Kubuntu12.04下安装ISE其实并不是非常麻烦，关键是使用
Xilinx
LicenseConfigurationManager
robinyeung
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2020-09-15 14:30
FPGA
以太网联盟成功验证了从10GbE到400GbE的多厂商互操作性（在OFC2020前，以太网联盟进行了多厂商集成互操作测试，涉及Teledyne力科，Xena信雅纳，
Xilinx
赛灵思等17个成员公司）
以太网联盟（EthernetAlliance）致力于推动以太网技术的持续成功与发展的全球联盟今天宣布，成功验证了跨越10GbE，25GbE，50GbE，100GbE，200GbE，400GbE的多厂商互操作性，来自17个以太网联盟成员公司的互连，交换机和路由器以及测试和测量仪表的厂商携100GbE/200GbE/400GbE技术和解决方案与会。为此次活动做准备而进行的以太网联盟多厂商集成展示了实时
Xena_Networks
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2020-09-15 14:32
L2-3性能测试
行业资讯
在OrCAD/Altium 中打开原厂开发板Schematic工程的方法
Xilinx
原厂给出的原理图是一般都是MentorDxDesigner文件格式的，如果客户需要在OrCAD或者AltiumDesigner中导入工程，只要用PADS/DxDesigner打开工程，然后将工程导出为
碰碰跳跳
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2020-09-15 11:15
xilinx
EDA
器件
使用PetaLinux在
Xilinx
ZYNQ-7000 AP SoC上安装Ubuntu
参考博客参考网站有许多关于在ZYNQ处理系统上安装Ubuntu或Linaro发行版的教程，但是其中大部分已经过时，其中一些使用交叉编译工具来构建内核和内核模块，大多数初学者都觉得很难。大多数教程在FPGA部分中使用特定硬件，我们无法更改。当我第一次开始在ZYNQZC702上安装Ubuntu时，我不得不通过所有这些方法来确定每个工具链的任务。因此，下面将介绍使用ZC702评估套件在ZYNQ-7000
Tres_Lu
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2020-09-15 07:17
Xilinx
AXI4总线介绍
1、什么是AXIAXI（AdvancedeXtensibleInterface）是一种总协议，该协议的第一个版本AXI3是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）3.0协议中最重要的部分。2010发布的AMBA4.0包含了AXI的第二个版本AXI4。AXI4包含3种类型的接口：1）AXI4：主要面向高性能地址映射通信的需求；2）AXI
长弓的坚持
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2020-09-15 06:34
总线
接口
协议
存储
Xilinx
-7-SelectIO-ISERDESE2-串并转换器
博主福利：100G+电子设计学习资源包！http://mp.weixin.qq.com/mp/homepage?__biz=MzU3OTczMzk5Mg==&hid=7&sn=ad5d5d0f15df84f4a92ebf72f88d4ee8&scene=18#wechat_redirect-------------------------------------------------------
电子开发圈_公众号
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2020-09-15 06:40
FPGA开发技术
使用
Xilinx
Arctan-ip core 总结
首先要深刻理解输入值的取值范围（-1，1）图片:Xin，Yin的第一位表示符号位，第二位表示整数位，其余表示小数位。Pout的第一位表示符号位，第二三位表示整数位，其余表示小数位，任何位宽下都遵循这个设定。将arctan输出值转化到角度即(0,1.57)>>(0,90度)注意位宽的计算wire[12:0]x=r_x_j+g_x_j+b_x_j;wire[10:0]Gx=(x>>1)-(x>>2)+
weixin_40955733
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2020-09-15 06:23
FPGA
图像处理
Verilog
Arctan-ip
core
Xilinx
core
Xilinx
VIVADO CORDIC核的使用
一：参数配置1.选择函数的类型。包含了矢量旋转，矢量变换，正弦，余弦，双曲正弦，双曲余弦，反正切，反双曲正切和平方根的计算。2.选择cordic的结构。可选并行和串行。3.选择输出流水线类型。提供了三种，无，最优，最大。其中optimal模式实现时使用很多流水线，但是不使用附加的查找表。4.选择数据格式。有符号小数（默认），无符号小数，无符号整数。5.选择相位模式。弧度和角度。。radians的取
策马笑东风
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2020-09-15 06:20
《基于
Xilinx
Vivado的数字逻辑实验教程》学习笔记（二）
《基于
Xilinx
Vivado的数字逻辑实验教程》是电子工业出版社出版，廉玉欣、傅博雅、王猛、侯云鹏编著的。
攻城狮Bell
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2020-09-15 06:14
清零端
置位端
D触发器
Verilog
FPGA
AXI总线简介
AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化版本，ACE4.0是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和
Xilinx
weixin_33881753
·
2020-09-15 05:53
xilinx
浮点数IP核的用法- 浮点数除法
趁热打铁：以下为实现浮点数除法得基本运算：首先IP核得设置：标注1：选择除法运算选择单精度然后进行计算：结果：至于浮点数到定点数得转化见前一篇博文
橙色半瓶水
·
2020-09-15 05:54
XILINX
testbench
XILINX
CORDIC IP核使用记录
问题简述基于FPGA实现Sobel算法，计算出像素水平和铅直方向的微分dx,dy后，需要计算向量{dx,dy}的模与其夹角，即实现(dx)2+(dy)2\sqrt{(dx)^2+(dy)^2}(dx)2+(dy)2arctan(dy/dx)\arctan(dy/dx)arctan(dy/dx)肯定不能使用乘法器或者除法器呀，那太费资源了。遂使用CORDIC算法，该算法的原理部分不再赘述。cord
qq_43164708
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2020-09-15 05:30
嵌入式
fpga
算法
FPGA图像处理基础----直方图统计
若使用
Xilinx
和Altera的FPGA芯片，可以使用HLS来进行图像的加速处理。但这暂时不是我的重点。用C语言实现直方图统计：unsignedin
black_pigeon
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2020-09-15 05:14
FPGA图像处理
FPGA
直方图统计
FPGA实现串口与iic控制器总结（3）
在剖析了《深入浅出玩转FPGA》的串口代码和IIC控制器代码、
xilinx
官方的
xilinx
的iic控制器（参见书《FPGACPLD设计工具──
Xilinx
ISE使用详解》）、《片上系统设计思想与源代码分析
李九阳
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2020-09-15 05:08
FPGA
fpga
Xilinx
滤波器IP核输出有效位截取问题
Xilinx
是按照如下公式给出输出位宽的：outputwidth=coefwidth+inputwidth+ceil(log2(tap))其中，outputwidth即为输出位宽，coefwidth为抽头系数位宽
@vi_v587
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2020-09-15 04:31
FPGA
xilinx
浮点数IP核的用法- 定点数转浮点数
首先调用IP核标注1：选择定点数转浮点数标注1：32位定点数标注2：数字格式，符号位，整数位和小数位标注1，2：转化为的浮点数可以是单精度也可以是双精度。标注3：为转化后的数据格式。仿真如下：假设输入数据为1和2（十进制），则输出为：以上：单精度1的浮点数为：00111111100000000000000000000000单精度2的浮点数为：0100000000000000000000000000
橙色半瓶水
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2020-09-15 04:48
Matlab
XILINX
testbench
【例程+代码】基于
Xilinx
FPGA开发软件Vivado生成PCIe EP例程详解
2.参考文件：
Xilinx
vivado的各类参考文件PCIe2.0Spec
Xilinx
PCIeIP3.环境：如下图：采用V7485t，FPGA内置PCIeIP以及48个GTX模块4.Design：（1）
橙色半瓶水
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2020-09-15 04:47
FPGA
Xilinx
FPGA
PCIE
EP
高速FPGA串并收发器SERDES实现ADS6445的AD转换
利用
Xilinx
V5系列器件的串行收发控制器ISERDES的原语来实现数据的接收。（1）ADS6445基础知识和配置ADS6445是一款很强大的AD转换芯片。
撕裂的牛仔裤
·
2020-09-15 04:08
FPGA
FPGA数字信号处理（十四）Vivado Cordic IP核计算arctan
本文将介绍在Vivado开发环境下如何使用
Xilinx
提供的Cordic(6.0)IP核计算arctan。该IP核还可以实现其它CORDIC算法可实现的功能，将在后面的文章中介绍。IP核概述X
FPGADesigner
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2020-09-15 04:25
FPGA
数字信号处理
xilinx
cordic IP核的用法- arctan的算法
本文介绍如何使用
xilinx
的CORDIC核计算一个arctan的值。此方法对于梯度运算有着重要的意义。
橙色半瓶水
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2020-09-15 03:45
FPGA
testbench
XILINX
FPGA实现CORDIC核的应用和解卷绕
FPGA实现CORDIC核的应用和解卷绕在FPGA中利用
Xilinx
官方提供的CORDIC算法IP核可以灵活的实现三角函数关系的转换。
撕裂的牛仔裤
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2020-09-15 03:10
CORDIC
FPGA
CORDIC之线性坐标系旋转
关于CORDIC的原理及两个模式（旋转模式及向量模式），
Xilinx
的一份ppt已经讲得非常非常详细了。
Mr2Lazy
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2020-09-15 03:32
算法
the things just need to do
fpga1.matlab:vision,control,communicationtoolboxandsimulink.2.verilog3.alteraseriestools.4.
xilinx
seriestools.asotherdigitallogicinterestes
SIGES
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2020-09-15 03:04
xilinx
中的XADC
zynq的内嵌了XADC，可以用来采集电压；Temp：芯片温度VCCINT：内部PL核心电压VCCAUX：辅助PL电压VCCBram：PLBRAM电压VCCPInt：PS内部核心电压VCCPAux：PS辅助电压VCCDDR：DDRRAM的工作电压VREFP：XADC正参考电压VREFN：XADC负参考电压
gtkknd
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2020-09-15 02:50
fpga
【线上直播】
Xilinx
低延时、高质量实时视频服务技术实践
Xilinx
U30是一款基于PCIe的小尺寸媒体加速卡，可为实时流媒体视频服务提供商、OEM厂商以及内容分发网络（CDN）提供高密度的实时转码及视频实时分析解决方案。
LiveVideoStack_
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2020-09-14 23:16
编程语言
大数据
java
人工智能
产品经理
Xilinx
-Verilog-学习笔记（14）：Verilog基础语法演示（1）
Xilinx
-Verilog-学习笔记（14）：Verilog基础语法演示（1）一、module、always、wire、reg型变量使用1、触发器1.1design文件//此处为模块与接口定义moduleex_trigger
赵小琛在路上
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2020-09-14 23:52
Xilinx-FPGA
fpga
fsm
触发器
有限状态机
how to reset CPU1 in AMP (petalinux + 裸核)
howtoresetCPU1inAMP(petalinux+裸核)跳至解决方案Hi
Xilinx
,vivado/sdk/petalinux2017.4,microzed7020,AMPxapp1078按照
kunkliu
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2020-09-14 19:21
zynq
Xilinx
中时钟资源：模式时钟管理器（MMCM）的使用
混合模式时钟管理器（MMCM）除了丰富的时钟网络以外，
Xilinx
还提供了强大的时钟管理功能，提供更多更灵活的时钟。
长弓的坚持
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2020-09-14 16:16
FPGA开发
Xilinx
7Series Clocking Architecture——个人整理
1.Theverticalclockingcenterline(theclockbackbone)dividesthedeviceintoadjacentleftandrightregionswhilethehorizontalcenterlinedividesthedeviceintoitstopandbottomsides.2.Thehorizontalclockbuffers(BUFH)dr
u924512005
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2020-09-14 15:58
FPGA
Xilinx
GTX/GTH时钟篇（7系列）
Xilinx
GTX/GTH时钟篇（7系列）时钟选择是整个GTX使用的重点，通常调试出现问题很多原因都是出现在时钟方面。这个章节描述GTH时钟的重点内容。
qq_38820283
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2020-09-14 15:57
FPGA基础知识24(
xilinx
高速收发器系列：
Xilinx
7 系列的时钟资源（1）)
来自：http://
xilinx
.eetrend.com/blog/9748谈到数字逻辑，谈到FPGA设计，每位工程师都离不开时钟。这里我们简单介绍一下
xilinx
7系列中的时钟资源。
Times_poem
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2020-09-14 13:19
FPGA基础知识
xilinx
7系列FPGA时钟篇(2)_时钟区域简介
xilinx
7系列FPGA时钟篇(2)_时钟区域简介上一篇咱们介绍了7系列FPGA的整体时钟架构，知道了FPGA是由很多个时钟区域组成，时钟区域之间可以通过ClockBackbone和CMTBackbone
小青菜哥哥
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2020-09-14 12:51
核探测器与核电子学
数据处理
通信
xilinx
7系列FPGA时钟篇 (1)_时钟结构简介
xilinx
7系列FPGA时钟篇(1)_时钟结构简介说起
xilinx
的FPGA时钟结构，7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如图1所示，理解了这张图，咱们就对七系列的
小青菜哥哥
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2020-09-14 12:51
核探测器与核电子学
通信
数据处理
Verilog基本语法——运算符和表达式
本文是Verilog学习笔记，参考于《
Xilinx
FPGA开发实用教程》和夏宇闻老师的Verilog经典教程系列在VerilogHDL语言中运算符所带的操作数是不同的，按其所带操作数的个数运算符可分为三种
Zach_z
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2020-09-14 06:34
Verilog
用vhdl语言实现寄存器
useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--providedforinstantiating
Xilinx
primitivecompon
whywhatwhenhow
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2020-09-13 20:41
vhdl
语言
vector
primitive
library
matlab中hdl coder 的使用
今天摸索了一下hdlcoder的使用方法，各个步骤主要是照猫画虎，有些地方还是不理解，先总结一下：1.要想调用quartus或者
Xilinx
综合布局布线需要先设置，设置的方法有两种，命令窗口输入hdlsetuptoolpath
weixin_30852451
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2020-09-13 20:40
FPGA项目——基于AXI4总线的RAM读写
基于
xilinx
IP核BlockMemoryGneratorV8.3AXI总线读写协议简介在vivado上仿真实现IP核配置一共两种选择，我们选择AXI4testbench代码如下：`timescale1ns
54lishanshanhahahaha
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2020-09-13 20:46
FPGA
Xilinx
petalinux2015.4安装流程
主题：
Xilinx
PetaLinux2015.4程序的安装流程日期：2016/5/14因为单位的一些性质，一直以来没有一个良好的记录习惯，打算从近期起养成对一些流程的记录，方便日后查看。
tc_xjyxhd
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2020-09-13 19:03
Linux
xilinx
zynq的fsbl阶段的调试
1，什么情况下会使用zynqfsbl的启动调试模式？答：我们在进行zynq开发，常把项目生成bin文件或者mcs文件，然后加载到板子上进行调试运行。然而有时候把文件加载后，上电板子没任何响应，这时则需要启动zynqfsbl启动调试模式，看看启动具体是在哪里卡住了。2，启动调试步骤在myfsbl/src/fsbl_debug.h中添加#defineFSBL_DEBUG_INFO，打开fsbl中所有的
suixintt
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2020-09-13 19:23
xilinx
嵌入式
zynq
zynq
fsbl
[转]
XILINX
_FPGA内DCM全局时钟的使用详解
在
Xilinx
系列FPGA产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。
z_hreo
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2020-09-13 19:06
三大FPGA公司工具绑定外部编辑器总结
之前用过
Xilinx
、Altera和Lattice公司的FPGA，这里将它们绑定外部文本编辑的方法总结在本文，方便必要时查询。本文主要介绍了notepad++和sublimetext3
husipeng86
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2020-09-13 19:53
工具
fpga
编辑器
modelsim添加库的方法
modelsim的仿真功能很强大，但是用它去仿真一些非标准库，比如仿真
Xilinx
、Altera的FPGA或者Synopsys综合出来的网表的时候，需要添加一些厂商自定义的库。
mmxxna
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2020-09-13 18:37
library
扩展
search
ISE操作问题点集合
一、
xilinx
工具在逻辑综合的过程中，将自己RTL代码中的很多变量都优化掉了，使得调试的抓信号的过程很纠结。现在我就跟大家分享一下我的方法（ISE版本为14.3）。第一种方法：更改优化选项设置。
dnfestivi
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2020-09-13 18:49
xilinx
fpga
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