xilinx；第25页

【Xilinx Vivado时序分析/约束系列3】FPGA开发时序分析/约束-保持时间

目录基本概念数据结束时间（Datafinishtime）时钟到达时间（Clockarrivaltime）保持时间门限保持时间余量（HoldSlack）往期系列博客：基本概念数据结束时间（Datafinishtime）之前解释了数据达到的时间，对于dataarrivaltime=Tclk1+Tco+Tdata而数据结束时间，按照时钟周期来看的话，数据结束的时间是数据达到的时间的下一个时钟，即data

Linest-5·2022-07-18 11:24

【Xilinx Vivado时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操

目录建立工程添加顶层模块1模块2添加约束文件编辑时钟约束打开布线设计代码代表的含义时序报告进行时序分析Summary：包含了汇总的信息量SourceClockPath：这部分是表示Tclk1的延时细节DataPath：数据路径的延时往期系列博客：建立工程在之前进行了时序分析的理论部分的学习，接下来就开始真正在实验工程去实操，看看在Vivado中时序约束以及分析是如何进行操作的，同样实操也可以加深理

Linest-5·2022-07-18 11:24

【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间

目录基本概念数据结束时间（Datafinishtime）保持时间门限保持时间余量（HoldSlack）基本概念数据结束时间（Datafinishtime）之前解释了数据达到的时间，对于dataarrivaltime=Tclk1+Tco+Tdata。而数据结束时间，按照时钟周期来看的话，数据结束的时间是数据达到的时间的下一个时钟，也就是datafinishtime=dataarrivaltime+T

Linest-5·2022-07-18 11:23

vivado xdc约束基础知识8：Vivado时序收敛的方法

来自：http://xilinx.eetrend.com/article/9547Vivado时序收敛的方法一个好的FPGA设计一定是包含两个层面：良好的代码风格和合理的约束。

Times_poem·2022-07-18 11:53

【Xilinx Vivado时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析

在之前介绍的是FPGA内部的时序分析，包括以下几种情况寄存器与寄存器之间输入PAD（输入时钟）与寄存器之间寄存器与输出PAD（输出时钟）之间输入PAD（输入时钟）与输出PAD（输出时钟）现在就开始分析FPGA与外部的其他器件的连接的时序分析，也就是IO时序分析，如下图，数据由上游器件（源端）到下游器件（FPGA），上游器件提供数据，下游器件接收数据，因此分析的是输入的情况，FPGA这部分需要满足建

Linest-5·2022-07-18 11:53

【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析

目录基本概念建立时间保持时间时序分析的基本模型时间延时和数据延时时钟延时Tclk数据延时Tdata基本概念建立时间从下图可以看到，时钟会通过传输线传递到目的寄存器2的时钟端，数据会通过数据线，也可能是组合逻辑传递到目的寄存器的数据端，数据从寄存器1传递到寄存器2的过程中，图中蓝色的箭头为数据的发射沿，蓝色时钟上升沿通过采数据将数据发送出去，而红色箭头就是作为目的寄存器2的数据采样沿，按照基本的定义

Linest-5·2022-07-18 11:53

解决 win10 下 ISE14.7的 iMPACT 崩溃问题 - FPGA 笔记

ISE14.7的iMPACT崩溃问题用XilinxISE14.7的iMPACT生成PROM时，到“Adddeviceatrevision0”时，总是crash，查了一下，原来是win10下需要修改DLL

微风好飞行·2022-07-18 11:22

关于FPGA底层资源的细节问题

再计算等类似的设计理念，而这也会很好地映射在FPGA内部架构上，即映射在对应的存储单元BlockRAM、可配置逻辑单元LUT、基本逻辑单元LATCH和FF、计算单元DSP48E1等，博客的最后将重点分析Xilinx7

青青豌豆·2022-07-16 09:25

FPGA开发常用软件的安装

目前市场上主流的FPGA器件供应商主要分为Xilinx和Altera，其中Altera

青青豌豆·2022-07-16 09:54

7，xilinx 7系列FPGA理论篇——CMT时钟模块简介

上篇咱们仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇咱们将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA设计里都应该用到CMT模块。在7系列FPGA里，每一个时钟区域对应一个CMT（clockmanagementtile），CMT由1个MMCM（mixed-modeclockmanager）和1个PLL（pha

fpga_start·2022-07-15 16:41

XILINX 7series FPGA组成概述

XILINXFPGA组成由可编程逻辑资源CLB（包含LUT、FF等）、丰富的I/O资源、布线资源、时钟资源（CMT）、存储资源（BRAM）、底层嵌入硬件模块（运算单元DSP、高速收发器等）1、可编程逻辑资源

青豆哒哒·2022-07-11 18:51

【深入浅出玩转FPGA学习1-------基础普及】

FPGA强化学习-------基础普及初始FPGAFPGA与ASICFPGA与CPLDAltera与XilinxVerilog与VHDLFPGA的基本结构应用领域开发流程初始FPGA20世纪60年代中期

周猿猿·2022-07-11 18:50

从底层结构开始学习FPGA----Xilinx 7 系列FPGA 的存储资源优势

RAM同步操作字节宽写使能错误检测和纠正FIFO控制器分布式内存（DRAM）典型的用户设计利用无穷小基块的代价对设备资源的影响BlockRAM阵列的功率优化功耗的重要性未使用的BlockRAM使用XST（xilinxsynthesistools

孤独的单刀·2022-07-11 18:18

Ubuntu20.04 安装vitis2021.1 卡在“Generating installed device list“.

关于这个问题，xilinx有官方说明，链接如下：https://support.xilinx.com/s/article/76616?

sudaroot·2022-07-06 07:24

Xilinx Aurora 8B/10B IP核详解和仿真

XilinxAurora8B/10BIP核详解和仿真参考文献XilinXPG046Xilinx®LogiCORE™IPAurora8B/10B支持AXI4-Stream用户接口VIVADO为Aurora

weixin_43354598·2022-07-04 13:04

aurora_8b10b通信

讲述aurora8b10B的各种模式，以及控制方式概述本课内容讲解XILINX官方的Aurora8B/10BIPcore的使用。以下内容大部分是基于官方datasheet的翻译。

朝阳群众&热心市民·2022-07-04 13:01

Xilinx平台Aurora IP介绍（汇总篇）

目录一、Xilinx平台AuroraIP介绍（一）Aurora基础知识二、Xilinx平台AuroraIP介绍（二）时钟与复位三、Xilinx平台AuroraIP介绍（三）Aurora配置及接口介绍四、

子墨祭·2022-07-04 13:31

windows11，OpenOCD 调试FPGA用作jtag

5.示例：LoadingaXilinxSpartan6bitstreamwithOpenOCD|Electronicsetc…（上网址需要梯子）具体配置：以118子卡为例（使用板上自带的ft232h芯片

dg胡子·2022-06-30 12:57

XILINX FIR IP 详解、Verilog 源码、Vivado 工程

本文链接：https://blog.csdn.net/qq_46621272/article/details/125292610XILINXFIRIP详解、Verilog源码、Vivado工程文章目录前言一

qq_708907433·2022-06-30 12:56

从底层结构开始学习FPGA----Xilinx RAM IP的定制与测试

文章目录系列目录与传送门1、RAMIP的定制①、第一页②、第二页③、第三页④、第四页⑤、第五页2、RAMIP的例化与仿真测试2.1、例化一个RAMIP核2.2、仿真测试3、总结与参考系列目录与传送门《从底层结构开始学习FPGA》目录与传送门在定制一个RAMIP核之前，强烈建议您先阅读：从底层结构开始学习FPGA----RAMIP核及关键参数介绍。在这篇文章中，已经对RAMIP核的各个关键因素做了详

孤独的单刀·2022-06-30 12:43

Xilinx_Vivado_2019.1下载和安装教程

一、vivado2019.1下载和安装教程1、首先要下载安装包，建议直接在Xilinx官网下载：https://www.xilinx.com/support/download.html。

FPGA@learner·2022-06-29 10:58

Modelsim/QuestaSim教程——基础篇

其中，AE/ASE是集成了Altera库的版本（仿真quartus的IP核，会轻松很多），XE是集成了Xilinx库的版本（仿真ISE的IP核，会轻松很多）。Ques

队长-Leader·2022-06-29 10:54

Xilinx Vivado set *.svh as SystemVerilog Header

XilinxVivadodoesnotsupportsettingthefiletypeofafileasSystemVerilogHeadertillnow(version2021.2.1).Thisarticleassumesusing"Vivado"SyntaxCheckingforXilinxVivadoTextEditor.Import

Ayka·2022-06-28 19:36

Vivado 2021.2 Tcl Shell no appropriate Visual C++ redistributable error

ThishostdoesnothavetheappropriateMicrosoftVisualC++redistributablepackagesinstalled.Launchinginstaller:"F:/Xilinx

Ayka·2022-06-28 19:57

Xilinx DMA的几种方式与架构

DMA是directmemoryaccess，在FPGA系统中，常用的几种DMA需求：1、在PL内部无PS（CPU这里统一称为PS）持续干预搬移数据，常见的接口形态为AXIS与AXI，AXI与AXI；2、从PL与PS之间搬移数据，对于ZYNQ就比较好理解，属于单个芯片内部接口，对于PCI

Hello-FPGA·2022-06-17 16:00

跟Xilinx SAE 学HLS系列视频讲座笔记（2）——编写高效的C Test Bench

目录第一讲CTestbatch的结构第二讲测试激励（Stimulus）第三讲ScoreboardandOutputFormat本节主要介绍的是《跟XilinxSAE学HLS系列视频讲座》第9，10，11

安静到无声·2022-06-17 08:21

CNN卷积神经网络图解

来源：http://xilinx.eetrend.com/article/10827卷积神经网络CNN图解作者:SanjayChan[http://blog.csdn.net/chenzomi]0背景之前在网上搜索了好多好多关于

西郊巷外·2022-06-16 07:04

XILINX FPGA底层资源

以下内容参考来自于：https://mp.weixin.qq.com/s/iC6NsLbb-D3Cjh3GQXi_UAXILINXFPGA芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺

数字积木·2022-06-08 12:48

XILINX FPGA底层硬件资源

XILINXFPGA芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HRBANK

暖暖的时间回忆·2022-06-08 12:18

1，Xilinx Vivado XDC约束简介

微信公众号：FPGA动力联盟博主微信号：fpga_start在了解xilinx公司的XDC约束之前，我们应该先大概了解Tcl和SDC这两个名称的概念。那么，什么是Tcl呢？

fpga_start·2022-06-08 12:17

2--嵌入式操作系统FreeRTOS的原理与实现

2--嵌入式操作系统FreeRTOS的原理与实现摘自：http://xilinx.eetrend.com/article/7828摘要：FreeRTOS是一个源码公开的免费的嵌入式实时操作系统，通过研究其内核可以更好地理解嵌入式操作系统的实现原理

代码artist·2022-06-07 10:13

使用petalinux编译工程，报错：Unable to parse input tree，已解决

do_compile(logfileislocatedat/home/jwcai/zynqLinux/Demo/petalinux/ryZDB/petaDemo/build/tmp/work/plnx_zynq7-xilinx-linux-gnueabi

天生丶不会·2022-06-05 07:22

Xilinx XDMA 数据传输sgdma 驱动代码分析

XilinxXDMA数据传输sgdma驱动代码分析我的之前两篇文章有介绍到上位机软件的逻辑该如何控制，驱动代码的框架是怎样的，驱动的整体逻辑在linux系统中是如何实现的，感兴趣的小伙伴可以去考古。

疯狂的蕉尼基·2022-05-28 18:39

基于Xilinx XDMA 的PCIE通信

基于XilinxXDMA的PCIE通信概述：想实现基于FPGA的PCIe通信，查阅互联网各种转载…基本都是对PCIe的描述，所以想写一下基于XDMA的PCIe通信的实现（PCIe结构仅做简单的描述（

Crazzy_M·2022-05-25 07:37

Xilinx_JESD204B

Xilinx_JESD204B_实操说明：通过FPGA的高速数据接口JESD204B对AD9625进行高速采集，分析通道对齐过程，sync时高时低分析，ADC数据提取，读写JESD204BIPAXI时序代码

Crazzy_M·2022-05-25 07:06

基于 SoC 的卷积神经网络车牌识别系统设计（1）概述

主要划分为以下的Top5重点、难点、亮点、热点以及创新点：1、通过ArmCortex-M3CPU软核IP在XilinxArtix-7纯FPGA平台上构建一个SoC片上系统，该系统一方面能够通过HDMI接口

新芯设计·2022-05-25 07:21

UART接口的FPGA实现（一）——UART接口的相关基础知识

UART系列文章先介绍UART的基础知识，然后自己动手写Verilog代码实现这个接口并进行测试，最后介绍Xilinx的AXI-uartliteIP核。

菩提无树亦无数·2022-05-23 21:24

xilinx linux docker环境搭建

1，Docker属于linux容器的一种封装，提供简单易用的容器使用接口。它是目前最流行的linux容器解决方案。Docker将应用程序与该程序的依赖，打包在一个文件里。运行此文件就会生成一个虚拟容器。程序在这个虚拟容器里运行，如同在真实的物理机上运行一样。有了Docker，就不用担心环境问题。Docker的接口简单，用户可方便地创建和使用容器，把应用内容放入容器。容器还可以进行版本管理、复制、分

寒听雪落·2022-05-18 14:23

ZYNQ中的UIO驱动和中断程序学习【Xilinx-Petalinux学习】

https://blog.csdn.net/vacajk/article/details/77505996http://xilinx.eetrend.com/d6-xilinx/blog/2018-03

非鱼知乐·2022-05-11 03:10

CVPR2020-图像超分辨率与语义分割结合，提升2-3个点 | Dual Super-Resolution Learning for Semantic Segmentation

图像超分辨其实可以帮助小目标检测与语义分割这些任务，本文提出的框架简单有效Github地址：https://github.com/wanglixilinx/DSRL.Abstract：当前最先进的语义分割方法通常使用高分辨率输入来获得高性能

chenzy_hust·2022-05-10 07:04

PYNQ2.6.0 petalinux2020.1 vivado2020.1 for zcu102

PYNQ2.6.0petalinux2020.1vivado2020.1vitis2020.1forzcu102failed1、设置相关环境gitclonehttps://github.com/Xilinx

Leo_whj·2022-04-25 07:18

基于 UltraScale FPGA+华为海思 ARM 的高性能综合视频图像处理板 / FPGA+ARM

PCIE703是一款基于PCIE总线架构的高性能综合视频图像处理平台，该平台采用Xilinx的高性能KintexUltraScale系列FPGA加上华为海思的高性能视频处理器来实现。

F_white·2022-04-24 07:13

【Xilinx Vivado时序分析/约束系列9】FPGA开发时序分析/约束-FPGA单沿数据input delay边沿对齐，不同时序模型实操练习

目录边缘对齐采样时序图更改PLL参数综合布线reporttiming路径分析两种约束模型第一种模型实际操作添加约束路径分析第二种模型顶层代码添加时钟约束解决办法inputdelay约束综合布线结果总结往期系列博客边缘对齐采样边缘对齐采样的方式进行inputdelay约束，在系列第八讲中介绍过，在边缘对齐采样的情况下，容易出现保持时间余量不足的情况，这是由于在发射时钟的下一个时钟作为采样时钟去采数据

Linest-5·2022-04-15 16:09

【Xilinx Vivado时序分析/约束系列8】FPGA开发时序分析/约束-FPGA数据中间采样、边缘采样PLL时序优化实操

目录时序分析实操分析数据手册实验工程输入部分输出部分顶层部分设计层次综合布线时序约束时钟约束输入延时约束分析输入延时的约束如何设计数据中间采样最小延时约束最大延时约束结果分析数据边缘采样添加inputdelay约束时序报告解决方法PLLIP配置参数综合布线改变PLLIP中的相移参数综合布线结果分析往期系列博客时序分析实操本实验根据数据手册分析，对时序进行约束，分为两种情况：数据中间采样和数据边缘采