xilinx；第28页

零基础学FPGA（二）：FPGA生产厂家及产品（呕心沥血，小白如何选择板卡）

文章目录前言一、国内外知名企业1.1、国外四巨头1.1.1、Altera（阿尔特拉）1.1.2、Xilinx（赛灵思）1.1.3Lattice（莱迪思）1.1.4Microsemi(美高森美)1.2、国内八金刚

千歌叹尽执夏·2021-02-07 19:57

【PYNQ】PYNQ的视频资料介绍

板卡购买：Digilent(迪芝伦）PYNQ目录微信公众号：PYNQ开源社区百度/CSDN博客BilibiliGitHub/Gitee（开源项目）Xilinx官方代码库PYNQ官网中国大学MOOCGoogleZYNQ

Ninquelote·2021-02-07 10:04

【PYNQ】PYNQ的视频资料介绍

板卡购买：Digilent(迪芝伦）PYNQ目录微信公众号：PYNQ开源社区百度/CSDN博客BilibiliGitHub/Gitee（开源项目）Xilinx官方代码库PYNQ官网中国大学MOOCGoogleZYNQ

Ninquelote·2021-02-07 10:04

pcie协议及xilinx ip核开发学习

参考学习链接：https://www.zhihu.com/column/PCI-Expresspcie协议规范：

cigarliang1·2021-02-05 16:36

Xilinx的MAC核的使用

一、EMAC模块和FIFO模块1.1模块说明IP核是指在电子设计中预先设计的用于搭建系统芯片的可重用构件，可以分为软核、固核和硬核三种形式。软核通常以可综合的RTL代码的形式给出，不依赖于特定的工艺，具有最好的灵活性。硬IP核是针对某种特定工艺生成的物理版图，具有最优化且可预知的面积、速度和功耗，但其可移植性和灵活性较差。固核是前两者在灵活性和性能之间的折衷。以太网技术主要研究内容包括物理层和MA

fpga&matlab·2021-02-04 07:32

Xilinx全新Virtex UltraScale

自适应和智能计算的全球领先企业赛灵思公司（Xilinx,Inc.

fpga&matlab·2021-01-29 20:10

Xilinx FPGA selectIO笔记

前言内容主要来自ug471,主要记录FPGA的文档的学习笔记，参考的内容一个是csdn上的笔记和ug471文档此外还有部分是UG571文档中的接口说明ug471主要包含三部分，第一章是selectIO资源，第二章是selectIO逻辑资源，第三章是高级selectIO逻辑资源，第一章的selectIO资源主要是描述接口的电气行为，主要是输出驱动和输入接收器，以及部分标准接口的例子，第二章主要描述的

DAI_Pengfei·2021-01-19 16:27

ise的时钟ip核_Xilinx系列FPGA芯片IP核详解文末彩蛋

Xilinx系列FPGA芯片IP核详解《Xilinx系列FPGA芯片IP核详解》，电子工业出版社出版，本书详细讲述了XilinxFPGA的IP核，使读者更加深入地理解FPGA的开发和应用。

Guo Xun·2021-01-09 11:50

ise的时钟ip核_Xilinx系列FPGA芯片IP核详解

欢迎FPGA工程师加入官方微信技术群点击蓝字关注我们FPGA之家-中国最好最大的FPGA纯工程师社群IP核是可编程门阵列(FPGA)芯片开发中常用的功能模块，本书以赛灵思(Xilinx)公司的Spartan

weixin_39622747·2021-01-09 11:49

Xilinx SDK设置行号显示

默认情况下，SDK是没有行号的：设置行号：1、在菜单栏里选择[Window]->[Preferences]；2、选择[General]->[Editors]->[TextEditors]，然后勾选[Showlinenumbers]，保存设置即可;3、查看现象

Alex-L·2021-01-04 16:43

zynq linux系统上通过寄存器读写直接调用HLS IP

qq_40268672·2020-12-31 00:38

fpga结构主体_两大FPGA公司的“AI技术路线”

而去年Xilinx发布了ACAP后大家就一直等待着Intel的对应动作，Intel在时隔半年多以后也在于有了响应。同样是利用FPGA来实现人工智能算法，两家的技术路线上有什么区别呢？

weixin_39974223·2020-12-23 17:06

Xilinx 2020.1 MIG核读写DDR3内存，新建工程时配置MIG核的完整步骤

本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz，DDR3内存的驱动频率（ddr3_ck_p和ddr3_ck_n）为400MHz。选用的DDR3内存型号为MT41K128M16，内存容量为256MB。首先用ClockingWizard配置时钟，由50MHz倍频到200MHz，作为MIG的系统时钟（sys_cl

巨大八爪鱼·2020-12-17 23:56

Xilinx MIG核读写DDR3内存，连续读写内存的正确方法（时序）及代码

关于Xilinx2020.1新建工程时配置MIG核的完整步骤，请参阅：https://blog.csdn.net/ZLK1214/article/details/111349678MIG核里面有两个通道

巨大八爪鱼·2020-12-12 22:35

XILINX SDK XSCT/XMD 命令大全以及使用说明

XILINXMICROPROCESSORDEBUGER(XMD)REFERENCEGUIDEThisguidewasdesignedtobeusedwithISEandEDK9.1.ThedebuggerprovidedbyXILINX

yundanfengqing_nuc·2020-12-11 10:55

二进制拆弹实验详解_Xilinx系列FPGA芯片IP核详解文末彩蛋

Xilinx系列FPGA芯片IP核详解《Xilinx系列FPGA芯片IP核详解》，电子工业出版社出版，本书详细讲述了XilinxFPGA的IP核，使读者更加深入地理解FPGA的开发和应用。

weixin_39868414·2020-12-05 00:36

FPGA下载器和JTAG接口转换

FPGA下载器FPGA的下载器有两类，分别是USB-Blaster和PlatformUSBCable，前者是Altera公司搭配quartus2使用，后者是Xilinx搭配vivado使用；同时要下载对应的驱动程序

cyzbz·2020-11-16 11:56

Xilinx-Verilog-学习笔记（20）：汉明码编解码与CRC冗余校验

Xilinx-Verilog-学习笔记（20）：汉明码编解码与CRC冗余校验一、汉明码编解码1、原理解析汉明码（HammingCode），是在电信领域的一种线性调试码，以发明者理查德·卫斯里·汉明的名字命名

赵小琛在路上·2020-11-13 10:19

关于xilinx FPGA gtx和gth的区别

gtx和gth有次面试，面试官问xilinxFPGA里面gtx和gth的区别，懵了，我就说了个速率不一样，关于区别在ug476中对比如下：

dai891011·2020-11-05 14:09

FPGA Xilinx 7系列高速收发器GTX通信

Xilinx7系列高速收发器GTX说明：FPGA:TX端_zynq(7z035)RX端_zynq(7z100)。两个FPGA通过SFP(光纤)接口相连进行GTX的通信。环境：Vivado2018.2。

Crazzy_M·2020-10-30 16:00

基于xilinx vivado的XDMA IP的使用详解

XDMAip使用目录1概述2参考文档3XDMA简述4XDMA的IP配置4.1IP设置第1页速率与接口选择4.2IP设置第2页PCIEID4.3IP设置第3页PCIEBARS4.4IP设置第4页中断设置**4.5****中断时序****4.6****IP****设置第5页PCIEDMA**5主机中的BAR空间与XDMA的接口对应关系6ExampleDesign7设计实例1概述本文是关于XDMAip的

风中月隐·2020-10-30 10:26

vivado中ibert使用教程

概述Vivado中提供了1种IBERT工具用于对XilinxFPGA芯片的高速串行收发器进行板级硬件测试。

树桥上多情的kevin·2020-10-29 12:08

基于xilinx vivado的GTX/GTP ip核设置与例程代码使用详解

本文目录1概述2参考文档3GTX的IP设置3.1本例程使用环境3.2GTXIP界面的设置情况3.2.1GTXIP设置第1页3.2.2GTXIP设置第2页3.2.3GTXIP设置第3页3.2.4GTXIP设置第4页3.2.5GTXIP设置第5页3.2.6GTXIP设置第6页3.2.7GTXIP设置第7页4GTXIP例程代码情况4.1gtwizard_0_exdes模块4.2gtwizard_0_su

风中月隐·2020-10-28 14:48

Xilinx Inc.（XLNX）2021年第二季度收益电话抄本

XilinxInc（NASDAQ：XLNX）于2020年10月21日发布了2021年第二季度财报企业参与者：马特普瓦里埃-的公司高级副总裁兼业务发展及投资者关系彭志刚—总裁兼首席执行官柯山-执行副总裁兼首席财务官分析师

美股研究社·2020-10-22 17:54

死磕英特尔

即使受到Xilinx交易传闻的打击，AMD的市值仍为1016亿美元，它再已不是1

网易智能·2020-10-18 13:21

沧小海基于xilinx srio核的学习笔记之第三章 xilinx srio核介绍（一）结构介绍

总的目录在这哦~https://blog.csdn.net/z123canghai/article/details/114648658目录3.1SRIO核概述3.2SRIO核的结构剖析3.2.1逻辑层接口（LOG）3.2.2Buffer接口（BUF）3.2.4寄存器空间3.1SRIO核概述RapidIO互连架构，与目前大多数流行的集成通信处理器、主机处理器和网络数字信号处理器兼容，是一种高性能、包

沧小海的FPGA·2020-10-15 21:17

沧小海的《xilinx的A7系列芯片资源学习笔记》之第一部分：I/O BANK(三)

目录2.3OSERDESE2与ISERDESE22.2.1ISERDESE22.2.2OSERDESE22.2.3IO_FIFO2.4其他2.3OSERDESE2与ISERDESE2如下图所示，每组引脚都有两个OSERDESE2和ISERDESE2。可以实现串行与并行之间的转换，每个SERDES都支持串行与8bit并行之间的转换。并可以通过Bitslip实现数据的重新对齐。2.2.1ISERDES

沧小海的FPGA·2020-10-12 20:10

AMD 也要砸钱收购，半导体行业进入收割期

《华尔街日报》周四晚间援引知情人士消息，AMD正在就收购可编程逻辑器件生产商赛灵思Xilinx进行深入谈判，这笔交易的价值可能超过300亿美元。

虎嗅网·2020-10-10 00:00

300亿美元，AMD为什么要买Xilinx？

作者|Just出品|CSDN(ID:CSDNnews)自2015年5月，Intel（英特尔）以167亿美元收购FPGA生产商Altera后，半导体行业接连传出大整合。上个月，NVIDIA（英伟达）宣布以400亿美元收购芯片设计公司Arm，尽管这项重塑全球半导体行业交易尚需批准，但双方已经就收购后的合作提早做好规划。今年7月，亚德诺半导体ADI计划同意斥资以200亿收购Maxim（美信）。10月8日

CSDN资讯·2020-10-09 19:45

PCIE_DMA实例五：基于XILINX XDMA的PCIE高速采集卡

PCIE_DMA实例五：基于XILINXXDMA的PCIE高速采集卡一：前言这一年关于PCIE高速采集卡的业务量激增，究其原因，发现百度“xilinxpciedma”，出来的都是本人的博客。

·2020-10-01 12:00

赛灵思FPGA——ZYNQ介绍

ARMCortex-A9处理器：ARMCortex-A9是一个应用级的处理器，能运行完整的像Linux这样的操作系统传统的现场可编程门阵列（FieldProgrammableGateArray，FPGA）逻辑部件：基于Xilinx7

虹科FPGA·2020-09-21 09:45

FPGA——数字电路崛起的新星

FPGA简介FPGA（FieldProgrammableGateArray）于1985年由xilinx创始人之一RossFreeman发明，虽然有其他公司宣称自己最先发明可编程逻辑器件PLD，但是真正意义上的第一颗

虹科FPGA·2020-09-18 09:10

Xilinx FPGA的专用时钟引脚及时钟资源相关

主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html、XilinxUG471、UG472以及XilinxForum上的一些问答

weixin_33912246·2020-09-17 05:25

一步步教你如何进行Xilinx SerDes调试

FPGASERDES的应用需要考虑到板级硬件，SERDES参数和使用，应用协议等方面。由于这种复杂性，SERDES的调试工作对很多工程师来说是一个挑战。本文将描述SERDES的一般调试方法，便于工程师准确快速定位和解决问题。1.硬件检测硬件检测可以分为原理图/PCB检查和板上硬件检查。这一部分的工作相对简单，但是很多时候问题是由这些看起来很不起眼的地方导致的。a)原理图/PCB检查根据SERDES

weixin_33686714·2020-09-17 05:47

Xilinx LVDS Output——OSERDESE2

XilinxLVDSOutput——OSERDESE2首先，需要阅读官方提供的使用手册：ug471_7Series_SelectIO.pdf，Page161~Page173；先这么理解LVDS输出，目的是将串行数据

ShareWow丶·2020-09-17 05:39

基于FPGA的图像处理（七）--Verilog实现均值滤波

之前一直用Xilinx公司的SysGen搭建图像处理的算法，然后进行仿真，也可以直接编译下载到FPGA开发板上直接运行。但是算法实现之后却很难和其他模块一块使用。

libing64·2020-09-17 05:26

Xilinx FPGA全局时钟和局部时钟资源

XilinxFPGA的7系列分为全局时钟(Globalclock)和局部时钟(Regionalclock)资源。目前，大型设计一般推荐使用同步时序电路。

Azad_Walden·2020-09-17 05:30

Xilinx 7 系列FPGA中的 Serdes小结

FPGAseriesLS-GTRGTPGTXGTHGTYGTZArtix-7x6.6Gb/sxxxxKintex-7xx12.5Gb/sxxxZYNQ7000x6.25Gb/s12.5Gb/sxxxZynqUltraScale+MPSoCs6Gb/sxx16.3Gb/s32.75Gb/sxVirtex-7xx12.5Gb/s13.1Gb/sx28.05Gb/s参考文献：１．7-series-pro

JERRY. LIU·2020-09-17 04:42

xilinx FPGA时钟二选一

通常XilinxFPGA时钟二选一用如下原语实现，其中S为时钟选择输入，I0和I1为两路时钟输入，O为一路时钟输出。

请叫我冻冻·2020-09-17 04:31

Xilinx SDK 编译包含有sin, cos, or tan 等数学函数时如何成功编译

问题描述：在VivadoSDK中，使用了math函数库中的三角函数，如下所示。虽然在头部包含了“math.h”头文件，编译时SDK工具仍然提示找不到sin函数。Note：其实不管是Vivado还是ISE，哪个版本的SDK使用者都可能会碰到类似的问题，有兴趣的读者可以亲自试验下。那么这到底是什么问题呢？其实是GCC工具链的库函数默认路径的问题。从网上搜了下，gcc的sin函数是定义在libm.so里

微信公众号：FPGA开源工作室·2020-09-17 04:15

ISERDESE3和OSERDESE3的仿真分析

1，这是xilinx的器件内部的解串和串行的元件，首先看官方文档的描述：2，在8bit模式下面，猜想模型的信号输出情况，看一下到底是符合解串，于是例化iserdes3模块，并且自行使用逻辑模拟，如下：其中

YDY5659150·2020-09-17 04:57

XILINX MIG IP核配置

XILINX建议这两个时钟与电路板直接连接，因为这样得到的时钟信号的jitter比PLL/MMCM输出的时钟信号的jitter要小；参考时钟要求为200MHz，当

harvest_wang·2020-09-17 04:18

Xilinx 7series FPGA SelectIO资源--ODDR

OLOGIC资源OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC资源的类型有OLOGIC2(位于HPI/Obanks)和OLOGIC2(位于HRI/Obanks)。在本文的下述论述中，除非特殊说明，OLOGIC2和OLOGIC3在功能和端口上都是相同的。OLOGIC2和OLOGIC3不属于原语，正因为这样，所以它们不能被直接例化。

田庚.Bing·2020-09-17 04:31

朽月·2020-09-17 04:25

Xilinx 7系列SERDES应用

SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，提升信号的传输速度，从而大大

wanghui2015·2020-09-17 04:02

xilinx fpga 原语 OSERDESE2 使用方法

使用OSERDESE2原语实现7bit并行数据转为1bit串行数据，根据手册配置之后，发现串行数据无输出，经过参考其他设计，发现RST需要置地，可以修改为~rst_n，或者!rst_n，即可以正常输出；尝试修改为1’b0，输出异常，因为该port默认为高复位；初次使用时，容易在这个地方卡壳；下边是仿真ok的代码`timescale1ns/1psmodulegenerate_for(inputsys

zyf0806·2020-09-17 04:58

单根信号跨时钟域——两级D触发器消除亚稳态

meta_harden这个模块是在Xilinx的例程工程WaveGenerator中看到的，来看一下有什么用。

ShareWow丶·2020-09-16 23:49

FPGA云原生 Mailbox通信

该驱动程序是根据pg114文档（https://www.xilinx.com/support/documentation/ip_documentation/mailbox/v2_1/pg114-mailbox.pdf

肥叔菌·2020-09-16 22:33

Xilinx_PetaLinux:Failed to generate...

最近在研究Xilinx的PetaLinux，那么1.PetaLinux是什么？PetaLinux是Xilinx推出的一套工具，本来是为了方便大家开发自定义的嵌入式系统，轻踩一下，里面的坑不少！

rong81590509·2020-09-16 21:42

FPGA的SelectMAP与BPI配置模式的比较

对于XilinxPaltformFlashPROM，小容量的（1Mb-4Mb）XCF01S、

我姓刘呀·2020-09-16 21:59

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FPGA时钟的相关总结

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