FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】篇FPGA技术江湖
一、半加器概念半加器,就是y=a+b,不考虑进位,如下真值表,a、b表示2个相加的数,y表示和,Co表示结果有没有进位从真值表可以得出,y和Co的布尔表达式Y=(~a&b)|(a&~b)Co=a&b二、全加器全加器,就是y=a+b+c_up,要考虑进位,如下真值表,a、b表示2个相加的数,c_up表示低位向本位的进位标志,Co表示计算结果有没有向高位进位。从真值表可以得出,y和Co的布尔表达式y=