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硬件编程VHDL
交通控制系统
【设计要求】用
VHDL
语言设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，要求如下：（1）主、支干道各设一个红、绿、黄指示灯，LED显示（2）主干道处于常允许通行状态，支干道有车来的时候才允许通行
雷神不打雷
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2020-08-12 17:48
FPGA(Altera)
VHDL
有限状态机（单进程，双进程）交通灯示例
FiniteStateMachine有限状态机它的逻辑流程图是：注意！“当前状态”和“下一状态”的位置，我们将在下文的交通灯示例中理解。设计要求：--我们要设计一个十字路口的交通灯，就两个按钮，东西方向一个（sensor2），南北方向一个（sensor）。流程就是，东西方向为红灯，南北在走人，--这时候东西方向的人想过马路，按下sensor2,然后红变绿，东西走，南北停。然后南北的人想过马路，按下
Smile_h_ahaha
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2020-08-12 16:25
嵌入式
FPGA的IP核
IP核有两种，与工艺无关的
VHDL
程序称为软核；具有特定电路功能的集成电路版图称为硬核。
hemmingway
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2020-08-12 09:24
EDA笔记(9)--基本逻辑电路
目录一.译码器和编码器的设计1.电路设计思路2.
VHDL
程序设计--3线-8线译码器(高电平有效)3.设计总结扩展1.译码器2.编码器二.选择器和驱动电路的设计1.选择器--电路设计思路2.选择器--
VHDL
不合格的engineer
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2020-08-12 00:16
在校学习知识
EDA笔记(8)--
VHDL
描述风格
目录一.行为描述二.数据流描述三.结构描述四.总结一.行为描述1.如果
VHDL
的结构体只描述了所希望电路的功能/行为，而没有直接指明或涉及实现这些行为的硬件结构，则称为行为描述。
不合格的engineer
·
2020-08-12 00:16
在校学习知识
EDA笔记(10)--状态机
目录一.状态机的设计基础1.状态机的组成2.状态机的基本操作3.状态机的种类二.一般状态机的
VHDL
设计三.一般状态机的
VHDL
设计模型四.状态机的设计总结一.状态机的设计基础1.状态机的组成2.状态机的基本操作
不合格的engineer
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2020-08-12 00:16
在校学习知识
Verilog HDL Coding Style Proposal
VerilogHDLCodingStyleProposal一、写在前面的话话说Bingo触摸FPGA也有几年了，一开始学的
VHDL
，后来跟上了时代的潮流，又自学了Verilog，一直保持到了今天，似乎早已淡忘了
weixin_33834628
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2020-08-11 23:16
学习笔记01【数字电路与逻辑设计】
大小写敏感（
VHDL
不敏感）空格
Gao_SC
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2020-08-11 20:17
数电
第零次作业
C语言是电脑编程所用的工具，是
硬件编程
的汇编语言，经过查询得知C语言主要应用在嵌入式开发,低级操
weixin_34024034
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2020-08-11 14:16
kururu的
VHDL
学习笔记
最近开始做课程设计，
VHDL
设计一个中央空调的控制程序。
afhfhfghsdf2015
·
2020-08-11 11:30
kururu的
VHDL
学习笔记
最近开始做课程设计，
VHDL
设计一个中央空调的控制程序。
afhfhfghsdf2015
·
2020-08-11 11:30
学习嵌入式要学哪些课程？
相信是困扰所有嵌入式初学者的难题，下面课程是嵌入式学习必学的：C语言；C++；操作系统；计算机组成原理；linux编程；51单片机；arm；
硬件编程
语言
平平同学爱学习
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2020-08-10 19:01
基于OpenGL的Android系统视频转换功能实现
OpenGL为程序开发人员定义了一个跨平台的图形
硬件编程
接口，可用于三维图像（二维亦可），功能非常强大，适用于从普通PC到大型图型工作站等计算机。它采用LGPL或者GPL许可证。在行业领域中被广泛接纳
只为个人兴趣
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2020-08-10 17:59
Android开发
Vivado Synthesis Attribute
OriginatedfromUG901v2020.1.Covers
VHDL
designonly.1.ASYN_REG:ToinformthetoolthataregisteriscapableofreceivingasynchronousdataintheDinputpinrelativetothesourceclock
非鱼知乐
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2020-08-10 08:01
【FPGA学习笔记】
VHDL
仿真
一、仿真概述1、实际仿真时，需要一个仿真器（modelsim）。仿真时通常需要两个输入，设计描述和驱动设计的激励文件。2、仿真模型：3、仿真流程图：二、TestBench文件的编写1、测试文件的基本机构LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtest_benchIS--测试文件的实体，一般为空ENDtest_bench;ARCHITECTUREtb
米多奇米饼
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2020-08-09 03:41
FPGA
fpga
vhdl
仿真器
【FPGA学习笔记】
VHDL
:GENERATE语句
由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的
VHDL
程序的重复书写。
米多奇米饼
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2020-08-09 03:41
FPGA
【FPGA学习笔记】
VHDL
学习笔记（三）顺序语句
一、赋值语句1、变量赋值：用“：=”a:=2;b:=3.0;2、信号赋值用“qqqqqb)THENtmp:=a;ELSEtmp:=B;ENDIF;RETURNtmp;ENDmaximun;--描述RS触发器(过程体)PROCEDURErs(SIGNALs,r:INSTD_LOGIC;SIGNALq,nq:OUTSTD_LOGIC)ISBEGINIF(s='1'ANDr='1')THENREPORT
米多奇米饼
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2020-08-09 03:10
FPGA
fpga
vhdl
编程语言
Verilog - 笔试题（2）
1.下面哪个是可以用verilog语言进行描述，而不能用
VHDL
语言进行描述的级别？
Papa Pig
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2020-08-09 02:15
数字IC笔试面试
单片机实验报告-串口实验
3.掌握51单片机串口的软
硬件编程
。
JZ_54
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2020-08-09 01:50
文档
word
自制电脑红外遥控接收器(PC软解码)
最近看到一篇仅需要7个简单元器件的红外接收器，只需拿起烙铁，不需
硬件编程
就可以制作完成，原理图如下：由原理图我们可知，红外接收头把接收的红外信号转换为高低电平通过串口的DSR管脚
weixin_30660027
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2020-08-08 23:20
VHDL
入门学习
一、
VHDL
优点：覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言;
VHDL
语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解;
VHDL
语言可以与工艺无关编程;
VHDL
语言已做为一种
山鬼谣弋痕夕
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2020-08-08 23:07
读书笔记
VHDL
数据类型
VHDL
语言Process
FPGA编程,
VHDL
语言,芯片ALTERACycloneEP1C60240C8,UP3-1C6实验板,QuartusII.
VHDL
语言中一般定义一个Entity,Entity中定义引脚之类的与其他模块交互的接口
tonywjd
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2020-08-08 22:31
嵌入式
(原创)产生AM调幅信号的DDS——
VHDL
libraryieee;useieee.std_logic_1164.all;useIEEE.numeric_std.all;USEIEEE.std_logic_unsigned.ALL;useieee.std_logic_arith.all;-------------------------------------------------Entityamdds_moduleis---------
qdk0901
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2020-08-08 18:57
FPGA(
VHDL
)语音识别
在AlteraDE0上使用MATLAB和
VHDL
的简单语音识别系统。介绍该项目是一个试验，目的是在低端和教育性FPGA（如AlteraDE0）上开发简单的语音识别引擎。
国外课栈
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2020-08-08 16:14
编程
电子
FPGA
VHDL
语音识别
【FPGA】对FPGA的理解
1、FPGA的设计流程FPGA(FieldProgrammableGateArray)是一种可编程的逻辑电路，可以通过硬件描述语言Verilog或者
VHDL
实现逻辑电路的设计。
Denny#
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2020-08-08 16:42
【其他杂谈】
vhdl
语言里的cnt1:=(others=>'1')是什么意思
qbl=relate_question_0&word=
vhdl
%20others
vhdl
语言里的cnt1:=(others=>'1')是什么意思请说具体点！谢谢！！
helloasimo
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2020-08-08 16:41
FPGA
VHDL
（一）：数据类型
1.预定义的数据类型（1）std库的standard包集：定义了位（BIT）、布尔（Boolean）、整数（integer）和实数（real）数据类型。（2）ieee库的std_logic_1164包集:定义了std_logic和std_ulogic数据类型。（3）ieee库的std_logic_arith包集：定义了signed和unsigned数据类型。还定义了conv_integer(p),
兜-兜
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2020-08-08 15:18
VHDL
Verilog初级教程（1）认识 Verilog HDL
硬件描述语言最开始出现的
VHDL
，它是1983年，应
李锐博恩
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2020-08-08 13:07
#
数字设计基础教程
verilog
testbench
VHDL
并行语句于顺序语句的理解
VHDL
的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。
是这耀眼的瞬间
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2020-08-08 13:27
FPGA那些事
MARK使用指南
VHDL
学习第一天欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左
jieyannnhereCREAM
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2020-08-08 10:29
编辑器
编辑器基本功能
Josh 的学习笔记之 Verilog（Part 1——初识 HDL 设计方法）
文章目录1.设计方法的变迁2.Verilog语言的特点2.1Verilog的由来2.2Verilog和
VHDL
2.3Verilog和C3.HDL的设计与验证流程3.1系统与功能模块定义（系统与功能模块级
Josh Gao
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2020-08-07 21:47
电子/通信工程师的修养
#
Verilog
HDL
EDA 电子设计自动化
VHDL
系列课程4 – 编码译码器
EDA电子设计自动化
VHDL
系列课程4–编码译码器本EDA系列介绍的系统环境是：软件：
VHDL
编程语言；工具：Quartus13.0FPGA芯片是：CycloneIII：EP3C10E144C8电路板细节在
zoro601
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2020-08-07 20:08
HDL
信号处理
FPGA
超过飞飞系列-ZYNQ之FPGA学习3.5IP核之PLL实验（基于正点原子ZYNQ）
VHDL
、verilog不是程序，是硬件描述语言。（此段来源于网络，通俗易懂）7系列的FPGA使用了专用的全局（Global）和区域（Regional）时钟资源来管理和设计不同的时钟需求。
飞飞要我要在你上面
·
2020-08-07 17:42
ZYNQ
计组实验一 - 8位可控的二进制补码加减法器
实验说明：1.使用quartusII9.0完成8位可控的二进制补码加减法器2.使用
VHDL
语言编写代码3.学会模块化编程处理实验步骤一.先实现一位全加器libraryieee;useieee.std_logic
种子选手
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2020-08-07 16:12
计算机组成原理
3-8译码器的设计
2.掌握
VHDL
语言的基本结构及设计的输入方法。3.掌握
VHDL
语言的基本描述语句的使用方法。内容设计并实现一个3－8译码器。
Lower_Lamb
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2020-08-07 12:49
EDA
Testbench（激励）文件的编写：
编写testbench文件的主要目的是为了对使用硬件描述语言（VerilogHDL或者
VHDL
）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。
Paul_Yu_Zhang
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2020-08-07 11:00
FPGA
FPGA Design with MATLAB,Part 1:Why Use MATLAB and Simulink
简介HDL代码可以来自于MATLABfunction、Simulink模型和StateFlow，能够产生可以综合的
VHDL
或者VerilogRTL级代码，以用于目标FPGA或者ASIC硬件。
吉大秦少游
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2020-08-06 10:28
硬件逻辑与硬件描述
matlab
HDL
Coder
Vivado HLS常用优化命令介绍
HLS简介XilinxVivadoHLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言（如Verilog或
VHDL
语言）编写的RTL级硬件逻辑，目的是为了让软件工程师将算法快速部署在FPGA上。
louvinci
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2020-08-05 13:30
Vivado HLS(High-level Synthesis)笔记一：HLS基本流程
前言实验室项目需要，需要将在服务器段跑出的网络参数配置到FPGA上，一种方法是直接利用verilog或者
vhdl
直接去写一个网络的前向传播模型，另一种就是用C/C++来描述网络的前向传播模型，然后利用Vivado
月臻
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2020-08-05 13:31
SNN（Spiking
Neural
Network
脉冲神经网络）
一个简单的用户接口转axi lite接口读写BRAM的例子
首先借用开源的axi_master模块，首先我用XHDL工具把
VHDL
转成了Verilog，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。
请叫我冻冻
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2020-08-05 13:52
FPGA
verilog
axi
lite
Vivado中xilinx_courdic IP核(求exp指数函数)使用
由于Verilog/
Vhdl
没有计算exp指数函数的库函数，所以在开发过程中可利用cordicIP核做exp函数即e^x值；但前提要保证输入范围在（-pi/4—pi/4）在cordic核中e^x=sinh
asd741853
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2020-08-05 12:56
基于FPGA的按键扫描程序
但是单片机程序的编写通常都采用C写，也有用汇编，而FPGA却是采用
VHDL
或者Verilog这种硬件描述语言来编写。初次利用
VHDL
编写控制程序，最开始就有点反应不过来了。
weixin_30426065
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2020-08-05 04:15
Modelsim中添加针对
VHDL
仿真的altera库
1、在Modelsim安装路径下面建立altera文件夹用来存放编译的库文件,并在altera文件夹里建立src文件夹用来存放库的源文件。2、将库的源文件复制到刚建立好的src文件夹：库的源文件在quartus安装目录里如我的为：C:\altera\13.1\quartus\eda\sim_lib一般只需要复制常用的几个库就可以了，如：220model.v，220model.vhd，220pack
ISimle
·
2020-08-05 03:49
用
VHDL
语言实现一个时延模块，可以满足任意时钟周期的时延。代码如下：
用
VHDL
语言实现一个时延模块，可以满足任意时钟周期的时延。
ISimle
·
2020-08-05 03:18
用
VHDL
语言实现任意奇数分频，代码如下：
用
VHDL
语言实现任意奇数分频，代码如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;entityOdiv_freqisgeneric
ISimle
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2020-08-05 03:18
基于
VHDL
语言、状态机的序列信号发生器的实现
文章目录一、实验平台二、实验描述三、相关代码1、主代码2、仿真文件(testbench)3、分频相关代码三、仿真结果一、实验平台1、Basys3开发板；2、Vivado2017.4开发环境；3、
VHDL
I‘m Xiao贺
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2020-08-04 22:00
FPGA
计组实验：使用QuartusII的基本步骤
暂时还没记住步骤，老是要翻指南太麻烦了，写个BLOG过一下步骤方便之后忘了看吧(●’◡’●)写代码编译：先创建一个工程~注意每个工程要对应新建一个文件夹然后New那里NEW个
VHDL
文件来写对应代码，Save
Poki喵
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2020-08-04 21:52
计组
硬件编程
语言和编程器件
VerilogHDL与
VHDL
区别【1】：
VHDL
——VHSIC(VeryHighSpeedIntegratedCircuit)HDL，由美国DOD支持开发的HDL，1987年成为IEEE1076-1987
syzheng500
·
2020-08-04 18:55
硬件编程
Quartus系列：Quartus II 原理图调用ModelSim进行仿真
并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示:绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示:因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者
VHDL
Jessica_2017
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2020-08-04 18:11
Quartus
II
VHDL
有限状态机设计例子分析
目录1.
VHDL
状态机的一般形式2.Moore有限状态机的设计3.序列检测之状态机设计前言：有限状态机机器设计技术是使用数据系统设计中的重要组成部分，也是实现效率高，高可靠和速度控制逻辑系统的重要途径，
冷暖自知_源
·
2020-08-04 16:24
VHDL学习笔记
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